[发明专利]用于存储电路的多重读取和多重写入的技术

说明书

实施例包括用于利用一组存储单元来实现多重读取和/或多重写入过程的装置、方法和系统。该组存储单元可以被与相同的感测放大器复用。作为多重读取过程的一部分，耦合到存储电路的存储控制器可以对与该组存储单元相关联的位线进行预充电，提供字线上的字线信号的单个断言，并且然后基于预充电和字线信号的单个断言依次从该组存储单元读取数据(使用感测放大器)。附加地或替代地，可以执行多重写入过程以基于相关联的位线的一个预充电来将数据依次写入到该组存储单元。可以描述和要求保护其他实施例。

相关申请

本申请要求2018年12月19日提交的名称为“用于存储电路的多重读取和多重写入的技术”的美国申请16/226385的优先权益。

技术领域

本发明总体上涉及电子电路的技术领域，并且更具体地涉及用于存储电路的多重读取和多重写入的技术。

背景技术

本文提供的背景描述是为了总体上呈现本公开内容的目的。在此背景技术部分中所描述的范围内，目前命名的发明人的工作以及在提交时可能不会另外地视为现有技术的描述的方面，既未明确地也未隐含地被承认为本公开的现有技术。除非本文另外指出，否则本部分中描述的方法不是本公开中的权利要求的现有技术，并且不会由于包括在本部分中而被承认为现有技术。

许多电子电路(诸如处理器)包括管芯上存储电路(诸如静态随机存取存储器(SRAM))。对于许多应用，诸如机器学习、深度学习和图形，存储带宽可能是整个系统性能的瓶颈。

附图说明

通过结合附图的以下具体实施方式，将容易理解实施例。为了促进该描述，相似的附图标记指代相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。

图1示出了根据各个实施例的具有耦合的感测放大器布置的存储电路。

图2示出了根据各个实施例的具有解耦的感测放大器布置的存储电路。

图3示出了根据各个实施例的用于利用具有耦合的感测放大器布置的存储电路执行的多重读取过程的示例波形。

图4示出了根据各个实施例的用于利用具有解耦的感测放大器布置的存储电路执行的多重读取过程的示例波形。

图5示出了根据各个实施例的包括耦合到感测放大器的多个存储块的电路。

图6示出了根据各个实施例的用于使用相同的感测放大器从多个存储块的存储单元依次读取数据的多重读取过程的示例波形。

图7示出了根据各个实施例的扩展字线信号，其可以在作为多重读取过程的一部分的大于一个时钟相位的持续时间内被断言。

图8A示出了根据各个实施例的用于多重写入过程的示例波形。

图8B示出了根据各个实施例的用于对与不同的位线预充电线相关联的第一组存储单元和第二组存储单元进行依次写入的多重写入过程的示例波形。

图9示出了根据各个实施例的可以耦合到存储电路的位线和/或位条线的二极管钳位电路。

图10示出了根据各个实施例的包括经由互连与计算代理相接的高吞吐量SRAM(HT-SRAM)的电路。

图11示出了根据各个实施例的包括经由互连与计算代理相接的HT-SRAM的另一电路。

图12示出了根据各个实施例的其中多个计算代理读取/写入到一组共享的存储器阵列的电路。

图13示出了根据各个实施例的被配置为采用本文描述的装置和方法的示例系统。

具体实施方式