[发明专利]用于形成三维存储器器件中的结构增强型半导体插塞的方法

说明书

公开了具有结构增强型半导体插塞的3D存储器器件及其形成方法的实施例。在示例中，公开了用于形成3D存储器器件的方法。在衬底上形成电介质叠层。电介质叠层包括多个交错的电介质层和牺牲层。形成竖直地延伸穿过电介质叠层的开口。通过去除牺牲层的与开口的侧壁邻接的一部分来形成浅凹槽。牺牲层位于电介质叠层的下部。在该开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。沟道结构形成于开口中的半导体插塞上方并与开口中的半导体插塞接触。包括多个导体/电介质层对的存储器叠层是通过用多个导体层替换电介质叠层中的牺牲层而形成的。

技术领域

本发明的实施例涉及三维(3D)存储器器件及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性和昂贵。结果，平面存储器单元的存储器密度接近上限。

3D存储器架构可以解决平面存储器单元的密度限制。3D存储器架构包括存储器阵列和用于控制往返于存储器阵列的信号的外围器件。

发明内容

本文公开了具有结构增强型半导体插塞的3D存储器器件的实施例及其形成方法。

在一个示例中，公开了一种用于形成3D存储器器件的方法。在衬底上形成电介质叠层。电介质叠层包括多个交错的电介质层和牺牲层。形成了竖直地延伸穿过电介质叠层的开口。通过去除牺牲层的邻接开口的侧壁的一部分，来形成浅凹槽。牺牲层位于电介质叠层的下部。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。沟道结构形成在开口中的半导体插塞上方，并与开口中的半导体插塞接触。包括多个导体/电介质层对的存储器叠层是通过用多个导体层替换电介质叠层中的牺牲层而形成的。

在另一个示例中，公开了用于形成半导体结构的方法。在衬底上形成多个交错的电介质层和牺牲层。形成竖直地延伸穿过交错的电介质层和牺牲层的开口。通过去除牺牲层中的一个牺牲层的邻接开口的侧壁的一部分，来形成浅凹槽。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。对半导体插塞的突出部分进行修整，使得半导体插塞的横向尺寸变成沿竖直方向大体上相同。

在不同的示例中，3D存储器器件包括衬底、设置在衬底上并包括多个导体/电介质层对的存储器叠层、以及多个存储器串，每个存储器串竖直地延伸穿过存储器叠层并且在存储器串的底部包括半导体插塞。半导体插塞的横向尺寸沿竖直方向是大体上相同的。

附图说明

并入本文并构成说明书的一部分的附图示出了本公开的实施例，并且连同说明书一起进一步用于解释本公开的原则并使得本领域技术人员能够制作和使用本公开。

图1示出了示例性3D存储器器件的截面图。

图2示出了根据本公开的一些实施例的具有结构增强型半导体插塞的示例性3D存储器器件的截面图。

图3A-3G示出了根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性制造过程。

图4是根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性方法的流程图。

图5是根据本公开的一些实施例的用于在3D存储器器件中形成结构增强型半导体插塞的示例性方法的流程图。

图6描绘了根据本公开的一些实施例的在形成浅凹槽之前和之后的沟道孔的下部的示例性侧壁轮廓。

将参考附图描述本公开的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但是应该理解，这样做只是为了说明性目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开也可以用于各种其它应用。