[发明专利]一种抗EMI超结VDMOS器件有效
| 申请号： | 202010047091.X | 申请日： | 2020-01-16 |
| 公开（公告）号： | CN111244179B | 公开（公告）日： | 2021-02-12 |
| 发明（设计）人： | 高巍;郭乔;任敏;李吕强;蓝瑶瑶;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/336 |
| 代理公司： | 成都点睛专利代理事务所(普通合伙) 51232 | 代理人： | 霍淑利 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 一种 emi vdmos 器件 | ||
1.一种抗EMI超结VDMOS器件，包括金属化漏极(1)、位于金属化漏极(1)之上的重掺杂第一导电类型半导体衬底(2)、位于第一导电类型半导体衬底(2)之上的轻掺杂第一导电类型半导体柱(3)；位于第一导电类型半导体衬底(2)之上且位于所述第一导电类型半导体柱(3)两侧的第二导电类型半导体柱(4)；位于所述第一导电类型半导体柱(3)中的至少一个高K介质材料柱(5)；
所述第二导电类型半导体柱(4)的顶部及所述第一导电类型半导体柱(3)的部分顶部具有第二导电类型半导体体区(6)；所述第二导电类型半导体体区(6)中具有相互接触的第二导电类型半导体重掺杂接触区(7)和第一导电类型半导体源区(8)；
位于所述第二导电类型半导体体区(6)和高K介质材料柱(5)之间，且位于所述第一导电类型半导体柱(3)的顶部的第一导电类型轻掺杂JFET区(12)，所述第一导电类型半导体源区(8)与第一导电类型轻掺杂JFET区(12)之间的第二导电类型半导体体区(6)为沟道区；
位于所述第一导电类型半导体源区(8)的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区(12)之上的平面栅结构，所述平面栅结构包括栅氧层(9)及其上的多晶硅栅电极(10)；所述高K介质材料柱(5)的上表面具有多晶硅电极(101)；
包围所述平面栅结构和多晶硅电极(101)的介质层(11)，实现平面栅结构、多晶硅电极(101)和金属化源极(13)的电气隔离；所述介质层(11)上具有至少一个电阻(14)；所述第二导电类型半导体重掺杂接触区(7)的上表面和第一导电类型半导体源区(8)的第二部分上表面与金属化源极(13)直接接触；
其特征在于，多晶硅电极(101)、高K介质材料柱(5)及与高K介质材料柱(5)纵向相邻的第一导电类型半导体衬底(2)形成MIS电容；所述电阻(14)与金属化源极(13)直接接触，MIS电容与金属化漏极(1)直接接触，电阻(14)与MIS电容串联在器件的源漏两端；所述多晶硅电极(101)的宽度小于所述高K介质材料柱(5)的宽度。
2.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述电阻(14)为多晶硅。
3.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述第一导电类型半导体为n型半导体，所述第二导电类型半导体为p型半导体。
4.根据权利要求1所述的一种抗EMI超结VDMOS器件，其特征在于，所述第一导电类型半导体为p型半导体，所述第二导电类型半导体为n型半导体。
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