[发明专利]列解码器电路

权利要求书

1.一种集成电路，包括：

存储器电路，具有位单元的阵列和耦接到所述位单元的列的位线；以及

列解码器电路，经由所述位线耦接到所述位单元，所述列解码器电路具有耦接到输出节点的读取逻辑，所述列解码器电路具有耦接在电压源和所述读取逻辑之间的选择逻辑，

其中使能信号激活所述选择逻辑以将所述电压源传递到所述读取逻辑，并且其中所述位线提供位线信号，所述位线信号激活所述读取逻辑以将所述电压源从所述选择逻辑传递到所述输出节点。

2.根据权利要求1所述的集成电路，其中：

所述位线是读取位线，并且

所述位线耦接到所述读取逻辑。

3.根据权利要求1所述的集成电路，其中：

所述选择逻辑包括选择晶体管，

所述使能信号包括选择激活信号，并且

所述选择激活信号用于激活所述选择晶体管的栅极，以将所述电压源传递到所述读取逻辑。

4.根据权利要求1所述的集成电路，其中：

所述读取逻辑包括读取晶体管，

所述位线耦接到所述读取晶体管的栅极，并且

所述位线提供所述位线信号以激活所述读取晶体管的栅极，从而将所述电压源从所述选择逻辑传递到所述输出节点。

5.根据权利要求1所述的集成电路，还包括：

预充电逻辑，耦接在所述电压源和所述读取逻辑之间；以及

预充电激活信号，用于激活所述预充电逻辑，以便将所述电压源传递到所述读取逻辑，

其中，所述电压源用于用所述读取逻辑对所述位线预充电。

6.根据权利要求5所述的集成电路，其中：

所述读取逻辑包括读取晶体管，

所述预充电逻辑包括预充电晶体管，

所述预充电晶体管耦接在所述电压源和所述读取晶体管的栅极之间，

所述预充电激活信号激活所述预充电晶体管的栅极，以便将所述电压源传递到所述读取晶体管的栅极，并且

所述电压源在所述读取晶体管的栅极处对所述位线预充电。

7.根据权利要求1所述的集成电路，还包括：

输出放电逻辑，耦接到所述输出节点，

其中，所述读取逻辑将所述电压源传递到所述输出节点以激活所述输出放电逻辑，并且

其中，所述输出放电逻辑将输出放电信号传递到地。

8.根据权利要求7所述的集成电路，其中：

所述读取逻辑包括读取晶体管，

所述输出放电逻辑包括输出放电晶体管，

所述输出节点耦接到所述输出放电晶体管的栅极，

所述读取晶体管将所述电压源传递到所述输出节点以激活所述输出放电晶体管的栅极，并且

所述输出放电晶体管在被激活时将所述输出放电信号传递到地。

9.根据权利要求7所述的集成电路，其中，所述输出放电信号包括全局数据线(GDL)信号。

10.根据权利要求1所述的集成电路，还包括：

输出电路，具有串联耦接在一起并且布置在所述输出节点和地之间的堆叠中的多个晶体管，

其中，所述多个晶体管被所述使能信号或所述位线信号激活。

11.根据权利要求1所述的集成电路，还包括：

字线，耦接到所述位单元的行；以及

字线驱动器电路，经由所述字线耦接到所述位单元。

12.根据权利要求1所述的集成电路，其中：

所述存储器电路包括多端口存储器，

所述位线包括全摆幅读取位线。