[发明专利]列解码器电路

说明书

本文描述的各种实现方式涉及具有位单元的阵列和耦接到位单元的列的位线的存储器电路。而且，列解码器电路可以经由位线耦接到位单元，并且列解码器电路可以具有耦接到输出节点的读取逻辑。列解码器电路可以具有耦接在电压源和读取逻辑之间的选择逻辑。可以使用使能信号来激活选择逻辑以将电压源传递到读取逻辑，并且位线提供激活读取逻辑以将电压源从选择逻辑传递到输出节点的位线信号。

背景技术

本部分旨在提供与理解本文所述的各种技术有关的信息。正如本节标题所暗示的，这是对相关技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以被认为或可以不被认为是现有技术。因此，应该理解，应从这个角度来阅读本节中的任何陈述，而不是作为对现有技术的任何承认。

在现代常规设计中，多路复用电路和全摆幅感测通常在两个不同的步骤中实现。此配置可能导致两个功能都有时序延迟。这种配置也会导致区域使用效率低下。因此，需要对一些电路布局的物理设计进行各种改进，以改善现代存储器设计中的时序特性和面积的有效利用。

附图说明

本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文描述的各种实现方式，并且并不意味着限制本文描述的各种技术的实施例。

图1示出了根据本文所述的各种实现方式的存储器电路的图。

图2A-2B示出了根据本文所述的各种实现方式的列解码器电路的图。

图3示出了根据本文所述的各种实现方式的用于提供存储器电路的方法的过程流程图。

具体实施方式

本文描述的各种实现方式涉及用于实现列解码方案和技术的控制架构。在一些实例中，本文描述的各种实现方式涉及具有全摆幅位线的多端口静态随机存取存储器(SRAM)的高速列多路复用器电路。而且，本文描述的各种实现方式指的是在单个电路中组合多个功能(例如，读取位线的多路复用和全摆幅感测)，这可以提高读取速度和面积。如将在下文中描述的，本文中描述的各种实现方式可以提供用于将多个电路功能合并到单个晶体管功能中。而且，这种合并可以提供更少的时序延迟和更密集的平面布置。

现在本文将参考图1-3更详细地描述列解码方案和技术的各种实现方式。

图1示出了根据本文所述的实现方式的存储器或存储器电路100的图。在一些情况下，存储器电路100可以被实现为各种电路组件的系统，所述各种电路组件被布置并耦接在一起作为形成存储器结构的部分的装配或组合。同样，在一些情况下，高速列解码的方法可以涉及使用本文描述的各种电路组件来实现改进的性能技术。

存储器电路100可以包括位单元(BC)的多个阵列104A、104B和耦接到位单元(BC)的列(col)的位线(rbl)。在一些情况下，存储器电路100可以包括多端口存储器，例如，多端口静态随机存取存储器(SRAM)。在一些实现方式中，位单元(BC)的多个阵列104A、104B可以包括位单元(BC)的第一阵列104A和位单元(BC)的第二阵列104B。第一阵列104A可以被称为上部(或顶部)阵列，第二阵列104B可以被称为下部(或底部)阵列。位线(rbl)可以被称为读取位线(rbl)，例如全摆幅读取位线。而且，位线(rbl)可以包括第一位线(rbl0_top、rbl1_top)，并且位线(rbl)可以包括第二位线(rbl0_bot、rbl1_bot)。