[发明专利]一种基于桥结构的硅通孔开路故障测试结构

说明书

本发明公开了一种基于桥结构的硅通孔开路故障测试结构，包括输入端、测试端和捕获端，所述输入端包括一低通滤波器，所述测试端包括由4个电阻组成的电桥结构、一PMOS管以及一参考电容组成，所述电桥结构，桥臂中两电阻的比值相等，并在两电桥桥臂之间连接待测硅通孔，所述参考电容连接在电桥结构与输入端之间，所述PMOS管的栅极连接在电桥结构其中一电桥桥臂的两电阻之间，其源级连接在另一电桥桥臂的两电阻之间。采取本发明提出的桥结构方法，可以消除附加电阻的影响，它适合于10^－6‑10²w电阻的测量，相比同类的内建自测试方案，测试精度大幅提升。

技术领域

本发明涉及晶片测试技术领域，具体是一种基于桥结构的硅通孔开路故障测试结构。

背景技术

缩小晶体管尺寸是保证单位面积上晶体管数量增加，即延续摩尔定律的主要方法。随着CMOS晶体管制造工艺发展越来越接近极限，摩尔定律越来越难以延续。目前工业界推出三维集成电路(Three Dimensional Integrated Circuits,3D IC)来延续摩尔定律。3D IC使用硅通孔(Through Silicon Via,TSV)在垂直方向集成多个晶片(Die)，极大地提升了晶体管集成数量，被认为是延续摩尔定律的一项重要技术。

TSV是3D IC中的核心部件，但也是易受制造缺陷影响的敏感单元。TSV是3D IC晶片层之间信号传输、供电以及散热的主要部件。

芯片间的TSV互连故障通常可以建模为固定故障、桥接故障，使用边界扫描方法进行测试，但传统测试方法对3D IC来说并不足够，原因在于3D IC中晶片互连的工作频率非常高，端到端的延迟仅有几百皮秒。参数缺陷(Parametric defect)引起的新型故障，如小延迟故障、电阻开路故障、桥接故障以及泄漏故障等已经成为3D IC产品质量、良率和可靠性的新威胁。

国际上关于TSV测试的研究中，具有代表性的方法主要分为三种：1.基于探针的TSV测试技术；2.无接触TSV测试技术；3.基于内建自测试(built-in self-test,BIST)的TSV测试技术。

1.探针测试方法存在的问题是：1)给测试设备带来额外负担，如定制、激活探针卡；2)探针测试需要接触减薄后晶圆的背部，实践中实施难度较大；3)TSV尖端或焊球上的探针接触力可能会损伤TSV导致TSV性能降低甚至失效。

2.无接触测试方法存在的挑战是：1)无线收发器和其他有源电路存在目前难以解决的信号耦合、串扰问题；2)无线收发器和天线具有较大的面积和功耗开销；3)绑定前测试和绑定后测试中，天线和收发器的带宽配置需要综合考虑成本、能耗等因素。

3.BIST技术研究工作大都关注于TSV中严重缺陷的测试，而对于弱开路、轻微泄漏的测试则精度不够。现有BIST方法的主要缺点在于：

1)BIST方法本质上是一种间接测试方法，精度不高。现有BIST方法大都采用间接测量，如占空比、环形振荡器的振荡周期，脉冲消失、脉宽缩减等。这些方法对于完全开路故障、泄漏故障的检测效果良好，但是对于不完全开路故障、微弱泄漏故障的检测精度不理想。

2)现有BIST方法均无法检测深埋于衬底的TSV一端的电阻开路故障，这是因为与测试结构相连的TSV主体近乎完好无损，从而电阻开路故障对TSV电容的增加或减少并不明显。

3)受工艺、电压、温度(Process、Voltage、Temperature,PVT)影响较大。BIST方法的分辨率由多种因素决定，通常在几十皮秒范围之内。例如，峰峰抖动10ps的环形振荡器无法用来检测10ps以下的TSV故障延迟。如果PVT波动和TSV缺陷对于环形振荡器的频率影响相同，这会使得PVT波动掩盖TSV中的缺陷。