[发明专利]沟槽栅VDMOS器件及其制备方法

说明书

本申请涉及一种沟槽栅VDMOS器件及其制备方法，其中，器件包括：漂移区、形成于漂移区内的体区、形成于体区上的源区，漂移区和源区具有第一导电类型，体区具有第二导电类型；源区开设有底部延伸至漂移区的第一沟槽和第二沟槽，各沟槽内壁形成有栅氧层；第一多晶硅体形成于第一沟槽内和第二沟槽内且相互电连接，第二多晶硅体形成于第一沟槽内并与第一多晶硅体隔离，在第一沟槽内，第一多晶硅体的深度大于第二多晶硅体的深度；源极引出结构与源区以及第一多晶硅体连接；栅极引出结构与第二多晶硅体连接。上述VDMOS器件，在元胞区开设多个沟槽以在漂移区内部形成多个内场板，增强漂移区的耗尽，提高器件耐压。

技术领域

本申请涉及半导体领域，尤其涉及一种沟槽栅VDMOS器件及其制备方法。

背景技术

在MOS(Metal Oxide Semiconductor，金属氧化物半导体)场效应管中，源极和漏极之间形成导通沟道，导通沟道的存在使得MOS场效应管具有一定的导通电阻，导通电阻越大，其功耗越大，因此，需要尽量减小导通电阻。目前，通常采用沟槽栅VDMOS(VerticalDouble diffusion Metal Oxide Semiconductor，垂直型双扩散金属氧化物半导体)场效应管，通过形成沟槽栅结构，使导通沟道由横向变成纵向，大大提高了元胞密度，降低导通电阻。然而，在沟槽栅VDMOS器件的基础上，若想进一步降低导通电阻，需提高漂移区的掺杂浓度，而提高掺杂浓度又会减弱器件的耐压能力，因此，受耐压能力的限制，使得进一步降低沟槽栅VDMOS器件的导通电阻变得困难。

发明内容

基于此，有必要针对目前沟槽栅VDMOS器件难以进一步降低导通电阻的技术问题，提出一种新的VDMOS器件及其制备方法。

一种沟槽栅VDMOS器件，包括：

漂移区，形成于半导体衬底上，具有第一导电类型；

体区，形成于所述漂移区的上表层，具有第二导电类型；

源区，形成于所述体区的上表层，具有第一导电类型；

第一沟槽，依次贯穿所述源区和所述体区并延伸至所述漂移区内；

第二沟槽，与所述第一沟槽间隔设置且依次贯穿所述源区和所述体区并延伸至所述漂移区内；

第一多晶硅体，形成于所述第一沟槽内和所述第二沟槽内且相互电连接，所述第一多晶硅体与所述第一沟槽的内壁之间以及与所述第二沟槽的内壁之间均形成有栅氧层；

第二多晶硅体，形成于所述第一沟槽内并与所述第一多晶硅体隔离，所述第二多晶硅体与所述第一沟槽的内壁之间形成有栅氧层，在所述第一沟槽内，所述第一多晶硅体底部与所述第一沟槽底部的间距小于所述第二多晶硅体底部与所述第一沟槽底部的间距；

源极引出结构，与所述源区和所述第一多晶硅体连接；以及

栅极引出结构，与所述第二多晶硅体连接。

上述VDMOS器件，在元胞区形成有多个沟槽，其中，第一沟槽填充有第二多晶硅体且第二多晶硅体与栅极连接，形成沟槽栅结构，通过该沟槽栅结构形成纵向导通沟道。同时，在第一沟槽底部以及第二沟槽内还填充有相互电连接的第一多晶硅体，第一多晶硅体与源极连接，相当于在元胞区域内形成有多个与源极连接的内场板，通过该内场板可以调节漂移区的电场分布，增强漂移区的耗尽，提高VDMOS器件的击穿电压。因此，在具有同等击穿电压的条件下，本申请中沟槽栅VDMOS的漂移区可以提高掺杂浓度，从而降低导通电阻。即，在具有同等击穿电压的条件下，本申请中的沟槽栅VDMOS器件具有更低的导通电阻。

在其中一个实施例中，所述第一沟槽和所述第二沟槽交替列设置。