[发明专利]半导体器件及其制备方法

说明书

本申请涉及一种半导体器件及其制备方法，包括：在漂移区内形成体区并在体区内形成第一掺杂区和第二掺杂区；第一沟槽穿透第一掺杂区、体区并延伸至漂移区内，扩展区与漂移区导电类型相反且包围第一沟槽的底壁，第一沟槽内填充有形成于沟槽侧壁上的介质层和位于沟槽底部的第一导电结构和位于沟槽顶部的第二导电结构；第二沟槽穿透体区并延伸至漂移区内，第二沟槽内填充有第三导电结构以及位于沟槽内壁上的介质层。第二导电结构与栅极电连接，第一掺杂区、第二掺杂区和第三导电结构与第一电极电连接。通过第一沟槽栅、扩展区和沟槽调节区的共同作用，可增强漂移区的耗尽，提高器件耐压。

技术领域

本申请涉及半导体领域，尤其涉及一种半导体器件及其制备方法。

背景技术

在MOS(Metal Oxide Semiconductor，金属氧化物半导体)管中以及集成有MOS管结构的其他半导体器件中，由于器件导通时会存在一定的导通电阻，导通电阻越大，器件功耗越大，因此，需要尽量减小导通电阻。目前，通常采用沟槽栅结构，通过形成沟槽栅结构，使导通沟道由横向变成纵向，大大提高了导通沟道的密度，降低导通电阻。然而，在沟槽栅结构的基础上，若想进一步降低导通电阻，需提高漂移区的掺杂浓度，而提高掺杂浓度又会减弱器件的耐压能力，因此，受耐压能力的限制，使得进一步降低器件的导通电阻变得困难。

发明内容

基于此，有必要针对目前半导体器件难以进一步降低导通电阻的技术问题，提出一种新的半导体器件及其制备方法。

一种半导体器件，包括：

漂移区，具有第一导电类型；

体区，具有第二导电类型，形成于所述漂移区内；

第一掺杂区和第二掺杂区，分别形成于所述体区内，所述第一掺杂区具有第一导电类型，所述第二掺杂区具有第二导电类型；

沟槽栅和扩展区，所述沟槽栅通过对第一沟槽进行填充形成，所述第一沟槽穿透所述第一掺杂区、所述体区并延伸至所述漂移区内；所述扩展区具有第二导电类型，所述扩展区形成于所述第一沟槽下方的漂移区内并包围所述第一沟槽的底壁，所述沟槽栅包括填充于第一沟槽底部的第一导电结构、第一沟槽顶部的第二导电结构、所述第二导电结构与所述第一沟槽的内壁之间以及所述第一导电结构与所述第一沟槽未被所述扩展区包围的内壁之间的介质层，所述第一导电结构和第二导电结构相互隔离；

沟槽调节区，通过对第二沟槽进行填充形成，所述第二沟槽穿透所述体区并延伸至所述漂移区内，所述沟槽调节区包括填充于第二沟槽内的第三导电结构以及所述第三导电结构和第二沟槽的内壁之间的介质层；

栅极，与所述第二导电结构电连接；

第一电极，与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接；

第二电极引出区，与所述漂移区接触；及

第二电极，与所述第二电极引出区电连接。

在其中一个实施例中，所述沟槽栅和所述沟槽调节区交替并排分布且相邻沟槽之间的间隔相等。

在其中一个实施例中，所述第二沟槽的底面与所述第一导电结构的顶面齐平。

在其中一个实施例中，所述第一掺杂区形成于所述体区的上表层，所述第二掺杂区形成于所述第一掺杂区的下方，所述第二沟槽依次穿透所述第二掺杂区和所述体区并延伸至所述漂移区内，所述第二沟槽上方开设有穿透所述第一掺杂区并暴露出所述第二掺杂区和所述第三导电结构的接触孔，所述第一电极通过所述接触孔分别与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接。

在其中一个实施例中，所述第一沟槽被所述扩展区包围的至少部分底壁未形成有介质层，所述扩展区与所述第一导电结构接触，或所述第一沟槽被所述扩展区包围的全部底壁上均形成有介质层，所述扩展区与所述第一导电结构隔离。