[发明专利]半导体器件制造中的氧化锡薄膜间隔物

说明书

本发明涉及半导体器件制造中的氧化锡薄膜间隔物。在半导体器件制造中使用薄氧化锡膜作为间隔物。在一个实现方式中，薄氧化锡膜被共形沉积到具有第一材料(例如，氧化硅或氮化硅)的暴露层和包括第二材料(例如硅或碳)的多个突出特征的半导体衬底上。例如，可以使用原子层沉积来沉积10‑100nm厚的氧化锡层。然后，氧化锡膜被从水平表面去除，而不被从突出特征的侧壁完全去除。接下来，突出特征的材料被蚀刻掉，从而在衬底上留下氧化锡间隔物。之后，蚀刻第一材料的未保护部分，而不去除间隔物。接下来，蚀刻下层，并且去除间隔物。含锡颗粒可以通过将其转化成挥发性氢化锡而从处理室中去除。

本申请是申请号为201710498301.5、申请日为2017年6月27日、发明名称为“半导体器件制造中的氧化锡薄膜间隔物”的申请的分案申请。

技术领域

本发明涉及半导体器件制造中的图案化方法。具体地，本发明涉及在半导体加工中使用薄氧化锡膜作为间隔物的方法。

背景技术

在集成电路(IC)制造中，使用沉积和蚀刻技术来形成材料的图案，例如形成嵌入电介质层中的金属线。一些图案化方案涉及使用能够精确图案化和形成小尺度特征的间隔物。间隔物形成在衬底上，使得它们被分开限定的距离(通常由先前的图案化确定)，并且被用作用于对下面的层进行图案化的掩模。间隔物和周围层的材料被选择为具有合适的蚀刻选择性，这使得能够形成间隔物并且图案化下面的层。在图案化完成之后，通过蚀刻去除间隔物，并且间隔物不是最终制造的半导体器件的一部分。

间隔物在各种应用中用于图案化，包括用于形成动态随机存取存储器(DRAM)、图案化鳍式场效应晶体管(finFET)中的鳍、以及线后端(BEOL)处理。

发明内容

已经发现，在图案化期间，许多间隔物材料(例如，氧化硅或氧化钛)引起间距变动(pitch walking)和/或颗粒污染问题。例如，氧化硅的特征在于相对于通常用于半导体处理中的许多材料的相对低的蚀刻选择性，从而需要使用较厚的间隔物。这又导致对过的(across the way)横向间隔物侧壁消耗不一致，并且最终可能导致间距变动(间隔物之间的距离不一致)。当使用氧化钛作为间隔物材料时，蚀刻选择性会是足够的，但是含钛颗粒可能污染处理室。例如，在氟碳等离子体蚀刻之后，氟化钛颗粒可能污染蚀刻室。这导致需要频繁地清洁蚀刻室并降低生产率。

这些问题在此通过使用氧化锡作为间隔物材料来解决。氧化锡具有高模量，高模量与减少间距变动和边缘粗糙度所需的良好蚀刻选择性相关。此外，与钛不同，锡形成可以容易地从处理室中除去的高挥发性的氢化物。因此，在一些实施方式中，提供的处理方法包括将任何含锡材料(例如氟化锡)(例如通过在含氢工艺气体中进行等离子体处理)转化为氢化锡，以及通过吹扫和/或抽排从处理室中除去形成的挥发性氢化锡。可以在蚀刻或沉积室中进行从室内部去除含锡颗粒的清洁过程，通常在不存在衬底的情况下进行。

在本发明的一个方面，提供一种处理半导体衬底的方法。所述方法包括：提供具有包括第一材料的暴露层和包括与所述第一材料不同的第二材料的至少一个突出特征的半导体衬底；以及在所述第一材料和所述第二材料两者上沉积SnO层，包括在所述至少一个突出特征的侧壁上沉积SnO层。所述第一材料和所述第二材料被选择为使得对于第一蚀刻化学过程所述第一材料的蚀刻速率与SnO的蚀刻速率的比率大于1，并且对于第二蚀刻化学过程所述第二材料的蚀刻速率与SnO的蚀刻速率的比率大于1。例如，在一些实施方式中，所述第一材料是氧化硅和/或氮化硅，并且所述第一蚀刻化学过程是氟碳等离子体蚀刻。在一些实施方式中，所述第二材料包括非晶硅和/或碳，所述第二蚀刻化学过程是氧化性的含氧化学过程(例如在包含HBr和O₂的工艺气体中的等离子体处理)。