[发明专利]一种DBBC的同步采集时延控制方法

权利要求书

1.一种DBBC的同步采集时延控制方法，在DBBC中，时统设备产生1PPS秒脉冲信号和10MHz频标信号，10MHz频标信号发送到CLK芯片，CLK芯片输出ADC采集时钟；ADC采集中频模拟信号获得数字信号并发送到FPGA，FPGA进行数字信号处理，其特征在于，所述控制方法包括如下步骤：

步骤1，将CLK芯片配置为零延时操作模式；

在FPGA工作时钟的驱动下，在两个1PPS秒脉冲信号之间启动同步使能信号；1PPS秒脉冲信号到来后，将同步使能信号延迟一个时钟周期，再将同步使能信号由高电平变为低电平；对1PPS秒脉冲信号取反，并与同步使能信号相与，产生下降沿与1PPS秒脉冲信号的上升沿同步的CLK同步复位脉冲信号；

在每次时钟状态改变时，所述CLK同步复位脉冲信号对CLK芯片进行同步复位，使得同步复位后的CLK芯片输出的ADC采样时钟与1PPS秒脉冲上升沿保持固定的相位关系；

步骤2，采用与CLK同步复位脉冲信号相同的产生方式，产生下降沿与1PPS秒脉冲信号的上升沿同步的ADC同步复位脉冲信号；

在每次时钟状态改变时，所述ADC同步复位脉冲信号对ADC进行同步复位，使得同步复位后的ADC输出数字信号始终与输入模拟信号之间有固定的时间延迟；

步骤3，利用时统设备进行时间校准，用户根据任务需求设定任务启动时刻；

在任务启动时刻对应的1PPS秒脉冲信号到来之前0.2秒～0.7秒，采用与CLK同步复位脉冲信号相同的产生方式，产生下降沿与1PPS秒脉冲信号的上升沿同步的FPGA同步复位脉冲信号；

在每次时钟状态改变时，所述FPGA同步复位脉冲信号对DBBC的各个单元模块进行同步复位；

当FPGA同步复位脉冲有效后，将ADC采集数据写入异步FIFO中；

当FIFO数据容量达到半满条件后，将FIFO读使能信号置为高，FIFO输出ADC采集数据，送给后续的DBBC信号处理单元。

2.如权利要求1所述DBBC的同步采集时延控制方法，其特征在于，在CLK芯片中，利用R分频器将10MHz频标信号分频，得到2MHz信号，然后再倍频得到ADC采集时钟。

3.如权利要求2所述DBBC的同步采集时延控制方法，其特征在于，CLK芯片中，VCO、VCO分频器、通道0分频器以及N分频器都在锁相环的环路中；

鉴相器通过调整VCO频率，保证N分频器输出的2MHz时钟信号与R分频器输出的2MHz时钟信号保持同相。

4.如权利要求1所述DBBC的同步采集时延控制方法，其特征在于，在CLK芯片中，利用R分频器将10MHz频标信号分频，得到1MHz信号，然后再倍频得到ADC采集时钟。

5.如权利要求2或4所述DBBC的同步采集时延控制方法，其特征在于，所述ADC采集时钟为256MHz、512MHz或1024MHz。