[发明专利]一种DBBC的同步采集时延控制方法

说明书

本发明提供了一种DBBC的同步采集时延控制方法，考虑了不同次开机的时延一致性问题，能够实现同步采集时延的高稳定度控制，每次开机后，不需要重新进行标校，解决了设备重开机时延零值不确定的难题。本发明通过对CLK、ADC和FPGA数据处理的同步启动机制进行设计，采用基于1PPS的同步触发控制策略，保证τ_{syn_ADC}、τ_{syn_clk}和τ_{syn_FPGA}在每次开机时均保持稳定不变，解决了设备重开机时延零值不确定的难题，实测数据表明，系统时延稳定性优于0.01ns，实现了设备开机时延的高稳定度控制，每次开机后，不再需要重新标校，从而大幅提升了VLBI观测效率。

技术领域

本发明涉及射电天文技术领域，具体涉及一种DBBC的同步采集时延控制方法。

背景技术

由干涉测量技术原理(干涉测量系统结构框图如图1所示)可知，DBBC (DigitalBase Band Converter，基带转换与记录系统)的系统时延作为VLBI(Very Long BaselineInterferometer，甚长基线干涉测量，VLBI系统组成及测量原理如图2所示)几何时延测量误差的一部分，需要在观测时进行标校消除。在工作环境和温度不变的情况下，可从时延是否变化的角度，将DBBC系统时延分为固定时延和同步采集时延两部分：①固定时延是指每次进行数据采集时固定不变的时延，包括电缆时延和信号处理时延等；②同步采集时延指每次进行数据采集时，与秒脉冲(1Pulse Per Second,1PPS)信号之间的同步关系发生变化的时延，包括时钟同步时延、模数转换器(Analog-to-Digital Converter，ADC)同步时延和现场可编程门阵列(Field Programmable Gate Array，FPGA)数据处理同步时延，其示意图如图3所示。在DBBC系统中10MHz频标信号输入CLK芯片，CLK芯片输出ADC采样时钟；ADC按ADC采样时钟采集中频模拟信号获得数字信号并发送到FPGA，FPGA进行数字信号处理，其中，1PPS秒脉冲信号和10MHz频标信号由时标设备产生，中频模拟信号由观测天线接收。同步采集时延误差主要由以下三部分组成：

1、两个观测站ADC采样时钟的时延差τ_{syn_clk}；

2、两个观测站ADC从开始采集模拟信号到输出数字信号给FPGA之间的时延差τ_{syn_ADC}；

3、两个观测站FPGA进行DBBC数字信号处理算法产生的时延差τ_{syn_FPGA}，包括FIR滤波器、NCO、子带AGC、FIFO等功能单元的同步延迟。

作为一个高精度测量系统，在工作环境和温度不变的情况下，DBBC设备应当具有稳定的系统时延，否则DBBC系统时延将作为VLBI几何时延测量误差的一部分，需要在每次观测前对系统时延进行标校。VLBI观测时延τ_obs中，不仅包几何时延τ_g，还含有各种测量误差：

τ_obs＝τ_g+τ_clk+τ_trop+τ_ion+τ_inst (4)

式中：

τ_clk：两个观测站之间的钟差；

τ_trop：对流层引起的时延误差；

τ_ion：电离层引起的时延误差；

τ_inst：两个观测站接收系统之间的时延差；