[发明专利]一种应用于时钟芯片的配置方法

权利要求书

1.一种应用于时钟芯片的配置方法，其特征在于，包括以下步骤：

获取时钟芯片HMC7044中各寄存器的值，使用Verilog语言编写配置文件、SPI协议程序；

使用Verilog语言编写寄存器配置的主程序；

将编写的SPI协议程序嵌入主程序中，进行联合仿真和综合，生成可下载的文件；

连接FPGA芯片与时钟芯片并上电，对FPGA芯片进行复位，向FPGA芯片烧写下载文件，FPGA芯片运行程序，通过SPI通信配置时钟芯片HMC7044，使其正常工作。

2.根据权利要求1所述的应用于时钟芯片的配置方法，其特征在于，在使用Verilog语言编写寄存器配置主程序时，采用引入状态机的方法将程序执行过程分为六个状态，在六个状态中分别对相应寄存器进行配置。

3.根据权利要求2所述的应用于时钟芯片的配置方法，其特征在于，系统最开始处于idle状态，解除复位后，进入第一阶段，将HMC7044的相关配置更新，并设置全局控制寄存器值。

4.根据权利要求3所述的应用于时钟芯片的配置方法，其特征在于，配置完毕后跳转到第二阶段；在第二阶段，首先设置时钟芯片HMC7044的PLL2相关寄存器值，然后设置PLL1的相关寄存器值，最后设置SYSREF定时器的相关寄存器值和输出通道相关寄存器值。

5.根据权利要求4所述的应用于时钟芯片的配置方法，其特征在于，由第二阶段跳转到第三阶段需间隔10毫秒，在第三阶段，设置相关寄存器值，将重启分频器控制位置1，发出软件重启，然后再恢复该控制位为0。

6.根据权利要求5所述的应用于时钟芯片的配置方法，其特征在于，由第三阶段跳转到第四阶段需间隔5微秒。

7.根据权利要求5所述的应用于时钟芯片的配置方法，其特征在于，在第四阶段，配置相关寄存器，将重新播种请求位置1，发送初始脉冲发生器信号流，然后再将重新播种请求位置0，并将全局使能控制0x0003寄存器控制的SYSREF定时器使能位置为1。

8.根据权利要求7所述的应用于时钟芯片的配置方法，其特征在于，由第四阶段跳转到第五阶段需间隔50毫秒。

9.根据权利要求7所述的应用于时钟芯片的配置方法，其特征在于，在第五阶段下，检测PLL1,PLL2锁定信号和时钟输出相位状态位是否为1，若为1，跳转到第六阶段。

10.根据权利要求9所述的应用于时钟芯片的配置方法，其特征在于，在第六阶段，将脉冲发生器请求位置为1，发出脉冲发生器请求，然后将脉冲发生器请求位置为0。