[发明专利]全加器和行波进位加法器

权利要求书

1.一种全加器，包括：

与非逻辑电路(ND2)，被配置为接收第一输入(A)和第二输入(B)，并产生第一中间结果(GN1)；

或与非逻辑电路(OAI21)，被配置为接收第一输入(A)、第二输入(B)和与非逻辑电路的第一中间结果(GN1)，并产生第二中间结果(TN1)；

第一或非逻辑电路(NR2)，被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)和第三输入(Cin_n)，并产生第三中间结果(GN2)；

与或非逻辑电路(AOI21)，被配置为接收或与非逻辑电路的第二中间结果(TN1)、第三输入(Cin_n)和第一或非逻辑电路的第三中间结果(GN2)，并产生第一输出(SUM)；以及

进位产生电路(NR2B)，被配置为接收与非逻辑电路的第一中间结果(GN1)和第一或非逻辑电路的第三中间结果(GN2)，并产生第二输出(Cout_n)。

2.如权利要求1所述的全加器，其中，在第一输入(A)是正相加数、第二输入(B)是正相被加数、第三输入(Cin_n)是来自低位的反相进位的情况下，第一输出(SUM)是正相余数，第二输出是反相进位(Cout_n)。

3.如权利要求1所述的全加器，其中，与非逻辑电路(ND2)包括：

第一PMOS晶体管，其栅极端子被配置为接收第一输入(A)并且漏极端子被耦接至第一节点；

第二PMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一节点，其中，第一PMOS晶体管和第二PMOS晶体管中的每一个的源极端子被耦接至电源端子；

第一NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第一节点；以及

第二NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一NMOS晶体管的源极端子，其中，第二NMOS晶体管的源极端子被耦接至接地端子，

其中，与非逻辑电路(ND2)被配置为在第一节点产生第一中间结果(GN1)。

4.如权利要求1所述的全加器，其中，或与非逻辑电路(OAI21)包括：

第三PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)并且其漏极端子被耦接至第二节点；

第四PMOS晶体管，其栅极端子被配置为接收第一输入(A)，其中，第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子；

第五PMOS晶体管，其栅极端子被配置为接收第二输入(B)，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；

第三NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)，其漏极端子被耦接至第二节点；

第四NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第三NMOS晶体管的源极端子；以及

第五NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第三NMOS晶体管的源极端子，其中，第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，或与非逻辑电路(OAI21)被配置为在第二节点产生第二中间结果(TN1)。

5.如权利要求1所述的全加器，其中，第一或非逻辑电路(NR2)包括：

第六PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)，其中，第六PMOS晶体管的源极端子被耦接至电源端子；

第七PMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)，其源极端子被耦接至第六PMOS晶体管的漏极端子，并且其漏极端子被耦接至第三节点；

第六NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)并且其漏极端子被耦接至第三节点；以及

第七NMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)并且其漏极端子被耦接至第三节点，其中，第六NMOS晶体管和第七NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，第一或非逻辑电路(NR2)被配置为在第三节点产生第三中间结果(GN2)。