[发明专利]全加器和行波进位加法器

说明书

本发明涉及全加器和行波进位加法器。全加器包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。

技术领域

本发明涉及全加器和行波进位加法器。

背景技术

全加器(FA)所占用的面积与用于实现全加器的晶体管的数量成正比。因此，随着晶体管总数减少，全加器所占用的面积同样会减少。全加器面积的减小将直接转变为芯片面积的减小和成本的节约。

发明内容

本发明提供了一种新型的全加器的电路实现，其能够减少全加器的晶体管的数量从而减少芯片面积。

根据本发明的一个方面，提供了一种全加器，包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。

优选地，在第一输入是正相加数、第二输入是正相被加数、第三输入是来自低位的反相进位的情况下，第一输出是正相余数，第二输出是反相进位。

优选地，与非逻辑电路包括：第一PMOS晶体管，其栅极端子被配置为接收第一输入并且漏极端子被耦接至第一节点；第二PMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第一节点，其中，第一PMOS晶体管和第二PMOS晶体管中的每一个的源极端子被耦接至电源端子；第一NMOS晶体管，其栅极端子被配置为接收第一输入并且其漏极端子被耦接至第一节点；以及第二NMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第一NMOS晶体管的源极端子，其中，第二NMOS晶体管的源极端子被耦接至接地端子，其中，与非逻辑电路被配置为在第一节点产生第一中间结果。

优选地，或与非逻辑电路包括：第三PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果并且其漏极端子被耦接至第二节点；第四PMOS晶体管，其栅极端子被配置为接收第一输入，其中，第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子；第五PMOS晶体管，其栅极端子被配置为接收第二输入，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；第三NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果，其漏极端子被耦接至第二节点；第四NMOS晶体管，其栅极端子被配置为接收第一输入并且其漏极端子被耦接至第三NMOS晶体管的源极端子；以及第五NMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第三NMOS晶体管的源极端子，其中，第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，或与非逻辑电路被配置为在第二节点产生第二中间结果。