[发明专利]一种基于FPGA的视频分辨率转换方法及终端

说明书

本发明公开一种基于FPGA的视频分辨率转换方法及终端，对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出；过降低时钟频率和进行数据拆分的形式能够准确地对高时钟频率的视频信号进行正确分割并同步输出，实现对高时钟频率的视频信号的视频分辨率的转换，不仅适用于Video by one接口信号，也适用于HDMI/DP接口信号，具有良好的兼容性，大大降低设备更新和升级的成本。

技术领域

本发明涉及LED显示屏控制领域，尤其涉及一种基于FPGA的视频分辨率转换方法及终端。

背景技术

LED显示屏控制系统的视频输入目前都是4K分辨率级别，如果要输入8K分辨率级别的视频，则需要对8K视频进行分割，比如分割成4个4K视频进行处理，这一般需要一台专业的视频分割器。

目前涉及到视频分割的通常是从Video by one接口获取视频数据，然后进行分割。由于Video by one接口发送的数据时钟率一般较低，所以现有的视频分割方式是可行的。但是，如果接收的是HDMI/DP标准的视频流，比如是从HDMI2.1接口或DP 2.0接口接收视频流，则由于HDMI/DP标准的视频流的时钟频率都较高，则现有的视频分割方式并无法提供与其高的时钟频率适配的时钟信号，从而导致现有的视频分割方式对于从HDMI/DP标准的视频流并无法适用。

发明内容

本发明所要解决的技术问题是：提供一种基于FPGA的视频分辨率转换方法及终端，能够实现对高时钟频率的视频信号的视频分辨率的转换。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种基于FPGA的视频分辨率转换方法，包括步骤：

S1、对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；

S2、根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；

S3、根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；

S4、根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。

为了解决上述技术问题，本发明采用的另一种技术方案为：

一种基于FPGA的视频分辨率转换终端，包括：

解码模块，用于对接收的第一分辨率的视频流数据进行解码，得到对应的比特流数据；

第一时钟域同步模块，用于根据所述第一分辨率和待转换的第二分辨率进行时钟域同步，确定所述第二分辨率对应的时钟信号；

第一拆分模块，用于根据所述第一分辨率和第二分辨率将所述比特流数据拆分成第一预设个并行的第一比特流子数据；

第一输出模块，用于根据所述第二分辨率对应的时钟信号控制所述第一预设个并行的第一比特流子数据同步输出。