[发明专利]感测放大器电路结构

说明书

本发明公开了一种感测放大器电路结构，包含MOS管M1～M9，电容C1～C2；所述M1的源极接电源Vdd,其栅极与漏极短接，且漏极接M3的漏极。M2的源极接电源Vdd，M2的栅极接M4的栅极，M2的漏极接M4的漏极；M3的栅极接M2的漏极，并在此形成第一节点RFC；M4的源极接地；M5的源极接电源Vdd，M5的漏极接M7的漏极；所述M6管的源极接电源Vdd，漏极接M8的漏极，M8的源极接地；所述M8的栅极接M7的源极，所述M7的栅极接M8的漏极，形成第二节点C；所述M5的漏极形成第三节点E；所述M9的源极接电源Vdd,M9的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流Ifix；所述第一电容C1跨接于电源Vdd与M1、M5的栅极之间；所述第二电容C2跨接于电源Vdd与M6、M9的栅极之间。

技术领域

本发明涉及半导体器件领域，特别是指一种SRAM存储器的感测放大器电路结构。

背景技术

静态随机随取存储器(Static Random Access Memory,SRAM)常用于集成电路之中。SRAM存储器的优点在于不必依靠刷新的动作即可保有数据。SRAM存储器可具有不同数目的晶体管，且通常以其具有晶体管的数目命名，举例而言，6T SRAM、8T SRAM等。一晶体管通常作为一数据闩锁，并用以存储一数据位，而其他加入的晶体管则可作为控制该晶体管存取之用。通常将SRAM存储器编排成具有多个行与列的阵列。一般来说，SRAM存储器的各个行分别连接至一字元线，目的在判断正在使用的SRAM存储器是否被选取。该SRAM存储器的各列连接至一位元线(或一对位元线)，目的在将一数据位元存储至所选取的SRAM存储器，或从所选取的SRAM存储器中读取数据位元。

暂存器文件位于中央处理器(central processing unit，CPU)的处理器暂存器阵列。集成电路上的暂存器文件通常由快速SRAM所构成，且具有多个端口(port)，而一般多端口SRAM却通常通过相同的端口进行读取或写入操作。

随着集成电路的体积逐渐缩小，集成电路的操作电压也随之减低，同样的情形也发生于存储器电路的操作电压上，用以衡量SRAM存储器的数据位元是否能够可靠存取的读取及写入边限(read及write margin)也跟着缩小。由于静态噪音的存在，缩小的读取及写入边限将增加读取及写入操作时的错误率。就记忆单元的单端感测(single endedsensing)而言，预充电的区域位元线是保持在预充电电平，抑或放电至接地电平，皆取决于位元格中所存储的数据。在进行低频操作时，当该区域位元线保持在浮动状态，而晶格中又不具有数据值以使该区域位元线放电时，则传导栅(在同一列中的晶格)上的漏电流将使该区域位元线放电至零位面，因而造成错误感测(false sensing)的现象。为了避免错误感测的发生，可通过配置一小电流预充装置(例如一保持器电路)而将该区域位元线保持在Vdd准位。

图1为一传统的存储器件中的感测放大器电路示意图，包含有第一～第八MOS管(M1～M8)，其中M1、M2、M5、M6为PMOS，M3、M4、M7、M8为NMOS。具体连接如图1所示，图中可以看作左右两个部分，图中左侧的M1～M4以及其下方连接的存储单元为参考单元，M5～M8及其下方连接的存储单元为镜像单元，在电流中参考单元的状态保持不变，而镜像单元会进行数据读写及擦除等编程作业，镜像单元与参考单元进行状态比较以确定镜像单元的状态。图中M1，M2、M5、M6四个PMOS管对都对电源电压Vdd的噪声非常敏感，尤其是M6管，微小的电源Vdd噪声都会导致节点C和节点E产生极大的波动。节点C电压会受到Vdd电压波动的影响，当Vdd突然上升时，节点C电压被抬高，M7导通，E点电压出现下降，当低于参考单元节点RFE的电位时，可能导致读操作结果出错。

发明内容

本发明所要解决的技术问题在于提供一种感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，所述的感测放大器电路结构包括：

第一～第九MOS管，以及第一、第二电容；