[发明专利]冗余高速缓存一致性存储器结构

说明书

本发明涉及冗余高速缓存一致性存储器结构。处理器，包括：核；以及耦合至核的高速缓存一致性存储器结构，并且具有：主高速缓存代理(PCA)，该主高速缓存代理(PCA)被配置成用于提供主访问路径；以及次级高速缓存代理(SCA)，该次级高速缓存代理(SCA)被配置成用于提供对主访问路径冗余的次级访问路径，其中PCA具有一致性控制器，该一致性控制器被配置成用于保持次级访问路径中的数据与主要访问路径中的数据一致。

技术领域

本公开涉及冗余高速缓存一致性结构存储器结构。

背景技术

在高级驾驶员辅助系统(ADAS)和工业应用中，实现高度的功能安全(FUSA)是至关重要的。例如，根据国际标准化组织(ISO)26262规范，几乎完全自主的L3/L4 ADAS系统需要满足汽车安全完整性等级(ASIL)C/D故障检测等级。同时，这些应用要求复杂的多处理器系统，以便满足计算要求。此类多处理器通常具有带共享高速缓存层级结构的高速缓存一致性架构。为了满足这些多处理器的ASIL C/D要求，在高速缓存一致性存储器结构上的事务期间可能发生的随机硬件故障需要是可检测的。

现有的方法将事务冗余地处理到指定的安全地址空间，包括一致性消息。这是通过将一致性控制器、共享高速缓存和存储器分区成两个相同但不同的半部分来实现的。这些半部分以完全独立、异步的方式对同一事务进行操作。请求处理器核侧安全性检查器通过将从两个半部分接收到的响应进行比较来检测故障。而现有的基于软件的机构以粗略的、锁步的方式运行多个处理器，并在常规时间窗口中对间歇结果进行比较。

现有的高性能高速缓存一致性存储器结构具有复杂的微架构，并呈现验证挑战。同一地址空间上的两个独立的一致性控制器在授予访问请求所有权时可能会做出不同的决策，这可能随后需要重试、序列化、虚拟通道等来解决。由于附加的一致性管理开销，还存在性能脆弱性的风险。而现有的基于软件的机构会引发大量的多系统的成本，以及用于协调锁步操作的性能开销。

附图说明

图1图示出根据本公开的各方面的具有高速缓存一致性存储器结构的处理器的示意图。

图2图示出根据本公开的各方面的冗余访问请求分配的序列图。

图3图示出根据本公开的各方面的冗余访问请求解除分配的序列图。

图4图示出根据本公开的各方面的管理读取访问请求的一致性的主高速缓存代理的序列图。

图5图示出根据本公开的各方面的管理写入访问请求的一致性的主高速缓存代理的序列图。

图6图示出根据本公开的各方面的可用的一致性检查的图表。

图7图示出根据本公开的各方面的具有安全性存储器地址区域和非安全性存储器地址区域的示例系统地址映射。

图8图示出根据本公开的各方面的处理的方法的流程图。

具体实施方式

本公开涉及流过处理器中的冗余高速缓存一致性存储器结构的存储器访问中的故障检测。具有此类结构的处理器可以最小化软件影响的方式被部署在高级FUSA认证的系统(例如，ASIL C/D级)中，ADAS和其他安全性关键的应用中的计算需要这些系统。

现代处理器通常具有带有内部一致性高速缓存的多个核，这些内部一致性高速缓存耦合至具有共享存储器和任选的一个或多个级别的共享高速缓存的结构(非核)。该结构不仅促进高速缓存/存储器访问请求，而且还具有保持核高速缓存一致性的机构。这些一致性机构包括具有用于监听核的监听过滤器，并转发相关联的响应数据和解决不同核访问请求之间的冲突。这些机构被容纳在高速缓存一致性存储器结构以及任选的共享高速缓存级别中的高速缓存代理中。高速缓存代理和相关联的共享高速缓存通常被寻址(区块化)并被实现为多个分布式物理实例。基于带宽需求，共享存储器由多个存储器通道组成；通过各自的控制管道，这些存储器通道通常被容纳在不同的存储器控制器后面。