[发明专利]存储器件及相关存储器件的编程方法

说明书

本发明为存储器件及相关存储器件的编程方法，可以使用ISPP方案对沟道堆叠的3D存储器件中的垂直NAND串进行编程，其中，在每个验证步骤之后并且在相应的验证步骤开始之前立即引入准备步骤。在准备步骤期间，累积在沟道中的电子可以被选定的位线耗尽，以增强沟道的耦合效果，从而减少编程干扰并提高编程速度。

技术领域

概括地说，本发明涉及一种对存储器件及相关存储器件进行编程的方法，具体地说，本发明涉及一种在对存储器件及相关存储器件进行编程时减少编程干扰并提高编程速度的方法。

背景技术

半导体存储器已经变得越来越流行用于各种电子设备中。例如，非易失性半导体存储器应用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。近年来，已经提出了使用有时称为比特成本可扩展(BiCS)体系结构的三维(3D)堆叠存储结构的超高密度存储器件。例如，可以由交替的导电层和介电层的阵列形成3D NAND闪存器件。在这些层中钻一个存储孔，以同时限定多个存储层。然后通过用适当的材料填充该存储孔来形成NAND串。存储单元的控制栅极由导电层提供。

单层单元(SLC)非易失性存储器可以每个存储元件只存储一个比特，而多层单元(MLC)非易失性存储器可以每个单元存储多于一个比特。例如，每个单元具有16个电压电平的NAND存储器可以称为四层单元(QLC)存储器，并且可以表示每个单元具有4比特的数据。

在对3D存储器件进行编程的现有技术方法中，在从底部到顶部的方向上对存储层进行编程。沟道中累积的电子可能会阻止所选字线从预充电到适当的电平，从而导致编程干扰并降低编程速度。

发明内容

本发明提供了一种对包括多个存储单元、多条字线、多条位线、多个顶部选择栅和底部选择栅的存储器件进行编程的方法。该方法包括：在所述多个存储单元上执行第一编程步骤；在执行所述第一编程步骤之后，对所述多个存储单元执行第一验证步骤；在执行所述第一验证步骤之后，对所述多个存储单元执行准备步骤，以及在执行所述准备步骤之后，对所述多个存储单元中的未能通过所述第一验证步骤的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述多条字线中的选定的字线和未选定的字线；以及在所述准备步骤期间的第二时间点处，去激活所述多个顶部选择栅中的选定的顶部选择栅和未选定的顶部选择栅，其中，所述第二时间点晚于所述第一时间点发生。

本发明还提供了一种对存储器件进行编程的方法，所述存储器件包括与底部选择栅、选定的位线和第一组字线相关联的第一沟道、堆叠在所述第一沟道上并与选定的顶部选择栅、所述选定的位线和第二组字线相关联的第二沟道、以及设置在所述第一沟道和所述第二沟道之间的中间虚设层。该方法包括：在所述第一沟道和所述第二沟道上执行第一编程步骤；在执行所述第一编程步骤之后，在所述第一沟道和所述第二沟道上执行第一验证步骤；在执行所述第一验证步骤之后，在所述第一沟道和所述第二沟道上执行准备步骤；以及在执行所述准备步骤之后，对未能通过所述第一验证步骤的所述第一沟道或所述第二沟道中的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述中间虚设层和在所述第一组字线中的未选定的字线；在所述准备步骤期间的第二时间点处，去激活所述第二组字线中的未选定的字线，其中，所述第二时间点晚于所述第一时间点发生；在所述第二时间点处，去激活在所述第一组字线或所述第二组字线中的选定的字线；以及在所述准备步骤期间的第三时间点处，去激活所述选定的顶部选择栅，其中所述第三时间点晚于所述第二时间点发生。