[发明专利]三维存储器及其制备方法有效
申请号: | 202110333239.0 | 申请日: | 2021-03-29 |
公开(公告)号: | CN112838097B | 公开(公告)日: | 2023-05-30 |
发明(设计)人: | 王迪 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H10B43/27 | 分类号: | H10B43/27;H10B43/35 |
代理公司: | 北京英思普睿知识产权代理有限公司 16018 | 代理人: | 刘莹;聂国斌 |
地址: | 430000 湖北省武*** | 国省代码: | 湖北;42 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 三维 存储器 及其 制备 方法 | ||
1.一种制备三维存储器的方法,其特征在于,所述方法包括:
在衬底上形成底部牺牲叠层,在所述底部牺牲叠层上形成叠层结构;
形成贯穿所述叠层结构并延伸至所述衬底的沟道孔;
在所述沟道孔内形成外延层以及位于所述外延层上的沟道结构,所述沟道结构包括功能层和沟道层;
形成位于所述沟道结构之间的栅极间隙,其中所述栅极间隙贯穿所述叠层结构和所述底部牺牲叠层;
去除所述底部牺牲叠层中的一部分,以形成底部选择堆叠层;
在所述栅极间隙中填充非晶硅层或多晶硅层形成栅线间隙结构;
移除所述衬底和所述外延层以暴露所述沟道层;以及
形成覆盖所述底部选择堆叠层远离所述叠层结构的表面、且与暴露的所述沟道层接触的导电层。
2.根据权利要求1所述的方法,其特征在于,形成与所述沟道层接触的导电层包括:
形成与所述沟道层接触的半导体层,所述半导体层包括与所述底部选择堆叠层接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。
3.根据权利要求1所述的方法,其特征在于,所述方法还包括:
在形成所述叠层结构之前,在所述衬底上形成底部牺牲叠层,所述底部牺牲叠层包括至少一对交替堆叠的底部电介质层和底部牺牲层;
经由所述栅极间隙去除至少一个所述底部牺牲层,以形成至少一个底部层间间隙;以及
在所述底部层间间隙内形成底部选择栅极层,并将其延伸至所述外延层。
4.根据权利要求3所述的方法,其特征在于,所述底部选择栅极层为多晶硅层。
5.根据权利要求3所述的方法,其特征在于,所述方法还包括:
移除所述衬底和所述外延层以形成暴露所述功能层的窗口;
以及在所述窗口的侧壁上形成阻隔层。
6.根据权利要求5所述的方法,所述三维存储器还包括贯穿所述叠层结构和所述底部牺牲叠层的虚拟沟道孔,其特征在于,在所述窗口的侧壁上形成阻隔层的同时还包括:
在所述虚拟沟道孔的内壁形成所述阻隔层。
7.根据权利要求5所述的方法,其特征在于,在所述窗口的侧壁上形成阻隔层之前,所述方法还包括:
氧化暴露所述底部选择栅极层以在所述侧壁上形成隔离层。
8.根据权利要求5所述的方法,其特征在于,
所述阻隔层为氧化层。
9.根据权利要求2所述的方法,其特征在于,
所述半导体层为多晶硅层。
10.根据权利要求5所述的方法,其特征在于,移除所述衬底和所述外延层以形成窗口暴露所述功能层包括:
通过减薄工艺去除所述衬底;以及
通过光刻工艺去除所述外延层至暴露所述功能层的至少一部分。
11.根据权利要求3所述的方法,其特征在于,所述叠层结构包括交替叠置的栅极层和绝缘层,所述方法还包括:
在叠层结构中形成与所述栅极层电连接的字线触点;以及
在叠层结构中形成与所述底部选择栅极层形成欧姆接触的外围触点。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于长江存储科技有限责任公司,未经长江存储科技有限责任公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202110333239.0/1.html,转载请声明来源钻瓜专利网。
- 上一篇:视觉选型定位标识产线
- 下一篇:一种酶促合成D-亮氨酸的方法