[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔；在沟道孔内形成外延层以及位于外延层上的沟道结构，沟道结构包括功能层和沟道层；移除衬底和外延层以暴露沟道层；以及形成与沟道层接触的导电层。根据该制备方法，从背面引出沟道层，避免了深孔刻蚀工艺，简化了三维存储器的制备方法；利用外延层作为牺牲层，重新引入导电层连接沟道层，保证了三维存储器的可靠性。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

随着堆叠层数的增加，沟道孔和栅线间隙的纵横比都在增大，目前的刻蚀工艺很难支持更多数目的叠层结构的工艺要求。进一步地，随着堆叠层数的增加，对沟道孔的工艺能力控制，例如套刻精度、关键尺寸一致性、最小翘曲等，也往往更具挑战性。上述这些技术问题最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构；形成贯穿所述叠层结构并延伸至所述衬底的沟道孔；在所述沟道孔内形成外延层以及位于所述外延层上的沟道结构，所述沟道结构包括功能层和沟道层；移除所述衬底和所述外延层以暴露所述沟道层；以及形成与所述沟道层接触的导电层。

在本申请一个实施方式中，形成与所述沟道层接触的导电层包括：形成与所述沟道层接触的半导体层，所述半导体层包括与所述叠层结构接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。

在本申请一个实施方式中，所述方法还包括：在形成所述叠层结构之前，在所述衬底上形成底部牺牲叠层，所述底部牺牲叠层包括至少一对交替堆叠的底部电介质层和底部牺牲层；在形成所述沟道结构之后，形成位于所述沟道结构之间的栅极间隙，其中所述栅极间隙贯穿所述叠层结构和所述底部牺牲叠层并延伸至所述衬底；经由所述栅极间隙去除至少一个所述底部牺牲层，以形成至少一个底部层间间隙；以及在所述底部层间间隙内形成底部选择栅极层，并将其延伸至所述外延层。

在本申请一个实施方式中，所述底部选择栅极层为多晶硅层。

在本申请一个实施方式中，所述方法还包括：移除所述衬底和所述外延层以形成暴露所述功能层的窗口；以及在所述窗口的侧壁上形成阻隔层。

在本申请一个实施方式中，所述三维存储器还包括贯穿所述叠层结构和所述底部牺牲叠层的虚拟沟道孔，其中，在所述窗口的侧壁上形成阻隔层的同时还包括：在所述虚拟沟道孔的内壁形成所述阻隔层。

在本申请一个实施方式中，所述阻隔层为氧化层。

在本申请一个实施方式中，在所述窗口的侧壁上形成阻隔层之前，所述方法还包括：氧化暴露的所述底部选择栅极层以在所述侧壁上形成隔离层。

在本申请一个实施方式中，所述半导体层为多晶硅层。

在本申请一个实施方式中，移除所述衬底和所述外延层以形成窗口暴露所述功能层包括：通过减薄工艺去除所述衬底；以及通过光刻工艺去除所述外延层至暴露所述功能层的至少一部分。

在本申请一个实施方式中，所述叠层结构包括交替叠置的栅极层和绝缘层，所述方法还包括：在叠层结构中形成与所述栅极层电连接的字线触点；以及在叠层结构中形成与所述底部选择栅极层形成欧姆接触的外围触点。