[发明专利]一种改善芯片测试设备测试精度的电路及方法

说明书

一种改善芯片测试设备测试精度的电路及方法，其特征在于：电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，DUT信号生成单元，向同第一开关单元输送DUT信号；同步时钟信号生成单元，用于采集DUT信号以对时钟信号进行更新，以及基于第二控制信号的控制将更新后的时钟信号发送至减法器；第一开关单元，用于控制DUT信号输入至第二开关单元中，以及控制同步时钟信号生成单元的开启或关断状态；第二开关单元，用于控制同步时钟信号输入至减法器中；减法器，用于生成高精度待测信号。本发明中的电路能够保护测试设备，改善待测信号，且结构简单、成本低、效果好，应用广泛。

技术领域

本发明涉及芯片测试领域，更具体地，涉及一种改善芯片测试设备测试精度的电路及方法。

背景技术

现有技术中，通常使用专用的芯片测试设备对出厂前的芯片进行FT(Final Test，最终测试)。最终测试中，会对待测芯片输出信号的各类参数进行测试，例如，对待测芯片输出信号的频率、占空比、时间量、多个跳变时刻等信息进行采集。可见，上述这些需要采集的信息对于芯片测试设备的时间采集精度均有较高的要求。

然而，市面上主流的芯片测试设备，其测试精度有限，随着集成电路产业的发展，对芯片测试参数精度的要求也越来越高，芯片测试的时间采集精度严重制约着芯片产品的发展，以及芯片产品在市场上的竞争力。

另外，由于市面上主流的芯片测试设备的精确度均较高，这使得芯片测试设备大多处于对芯片输出的小信号进行测试的范围内。当芯片将过大的信号输入至芯片测试设备中时，可能很容易对芯片测试设备的安全性造成影响。现有技术中也尚不存在能够同时提高待测信号精确度和保护芯片测试设备的方法。

因此，亟需一种能够改善芯片测试设备测试精度的电路及方法。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种改善芯片测试设备测试精度的电路及方法，通过在待测芯片与芯片测试设备之间增加改善电路，从而使得改善电路中输出的待测信号具有更加良好的电平跳变性能和更为稳定的波形。

本发明采用如下的技术方案。本发明第一方面，涉及一种改善芯片测试设备测试精度的电路，其特征在于：电路包括DUT信号生成单元、同步时钟信号生成单元、第一开关单元、第二开关单元和减法器；其中，DUT信号生成单元，与同步时钟信号生成单元和第一开关单元连接，用于向同步时钟信号生成单元和第一开关单元输送DUT信号；同步时钟信号生成单元，与DUT信号生成单元、第一开关单元、第二开关单元连接，用于基于第一开关单元的第一控制信号实现开启或关断，并采集DUT信号以对时钟信号进行更新，以及基于第二开关单元的第二控制信号的控制将更新后的时钟信号发送至减法器；第一开关单元，与DUT信号生成单元、同步时钟信号生成单元、第二开关单元和减法器分别连接，用于生成第一控制信号并控制DUT信号生成单元将其生成的DUT信号输入至所述第二开关单元中，以及用于控制同步时钟信号生成单元的开启或关断状态；第二开关单元，与第一开关单元、同步时钟信号生成单元、减法器连接，用于接收来自第一开关单元的第一控制信号，并基于第一控制信号生成第二控制信号，以控制同步时钟信号输入至减法器中；减法器，与第一控制单元、第二控制单元连接，用于采集来自第一控制单元的DUT信号和来自第二控制单元的同步时钟信号并计算，以生成高精度待测信号。

优选地，第一开关单元，包括第一比较器和第一PMOS管T1；其中，第一比较器的正相输入端与DUT信号生成单元连接，负相输入端与参考信号Vref1连接；输出端分别与第一PMOS管T1的栅极、同步时钟信号生成单元连接；第一PMOS管T1的漏极与DUT信号生成单元连接，源极分别与第二开关单元和减法器连接。