[发明专利]晶体管及其制作方法

说明书

一种晶体管及其制作方法，所述方法包括：在第一介电层上形成晶种层，晶种层包含结晶的金属氧化物半导体材料；在晶种层上沉积非晶硅层；对非晶硅层进行退火，以形成单晶硅(c‑Si)层；将晶种层及c‑Si层图案化，以形成混合沟道层；在混合沟道层上形成栅极介电层；在栅极介电层上形成栅极电极；以及形成分别与混合沟道层的源极区及漏极区电接触的源极电极及漏极电极。

技术领域

本发明的实施例是有关于一种晶体管及其制作方法。

背景技术

在半导体工业中，一直期望增加集成电路的面密度。为此，个别晶体管已变得越来越小。然而，可以使各别晶体管变小的速率正在趋缓。将周边晶体管从前段工艺(front-end-of-line，FEOL)移到后段工艺(back-end-of line，BEOL)可能是有利的，这是由于可在FEOL中获得宝贵的芯片面积的同时可在BEOL中添加功能。对于BEOL整合来说，由氧化物半导体制成的薄膜晶体管(thin film transistors，TFT)是引人注目的选择，这是由于TFT可在低温下加工，因此不会损坏之前制作的装置。

各种存储单元元件(例如，磁阻式随机存取存储器(magneto-resistive random-access memory，MRAM)、电阻式随机存取存储器(resistive random-access memory，RRAM或ReRAM)可利用晶体管来选择存储单元或为存储单元供电。然而，由于互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管的大小可能会受到限制，因而用作选择晶体管的CMOS晶体管可限制存储单元元件的装置密度。

发明内容

据本发明的一些实施例，一种晶体管制作方法，包括：在第一介电层上形成晶种层，所述晶种层包含结晶的金属氧化物半导体材料；在所述晶种层上沉积非晶硅层；对所述非晶硅层进行退火，以形成单晶硅层；将所述晶种层及所述单晶硅层图案化，以形成混合沟道层；在所述混合沟道层上形成栅极介电层；在所述栅极介电层上形成栅极电极；以及形成分别与所述混合沟道层的源极区及漏极区电接触的源极电极及漏极电极。

根据本发明的一些实施例，一种晶体管制作方法包括：在第一介电层中形成栅极电极；在所述栅极电极及所述第一介电层上沉积栅极介电层；在所述栅极介电层上沉积非晶硅层；在所述非晶硅层上形成晶种层，所述晶种层包含结晶的金属氧化物半导体材料；对所述非晶硅层进行退火，以形成单晶硅层；将所述晶种层及所述单晶硅层图案化，以形成混合沟道层；以及在所述混合沟道层上形成源极电极及漏极电极。

根据本发明的一些实施例，一种晶体管包括混合沟道层、栅极电极、栅极介电层以及源极电极及漏极电极。混合沟道层包括单晶硅层以及晶种层，晶种层包含结晶的金属氧化物半导体材料。栅极介电层设置在所述栅极电极与所述混合沟道层之间。源极电极及漏极电极与所述混合沟道层的源极区及漏极区电接触。

附图说明

结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A是根据本揭露实施例在形成薄膜晶体管阵列之前的第一示例性结构的垂直剖视图。

图1B是根据本揭露实施例在形成鳍型背栅极场效应晶体管(fin back gatefield effect transistor)的阵列期间的第一示例性结构的垂直剖视图。

图1C是根据本揭露实施例在形成上层金属内连结构(upper-level metalinterconnect structure)之后的第一示例性结构的垂直剖视图。

图2A到图2J是示出根据本揭露各种实施例制造包括混合结晶氧化物(hybridcrystalline oxide)及单晶硅(single-crystal silicon，c-Si)半导体沟道层的顶部栅极晶体管的方法的垂直剖视图。