[发明专利]存内计算单元、模块和系统

说明书

本发明涉及一种存内计算单元，包括：存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为S_i,j；位于同一列的存储单元中存储的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当k大于等于1且小于等于N时，第k组位线具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当k大于N且小于等于M时，第k组位线具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。

技术领域

本发明涉及计算存储一体化，特别是涉及一种存内计算单元、模块和系统。

背景技术

计算存储一体化是近年来出现的新型计算技术，其目标为在内存中完成数据计算，避免或减少数据在内存和CPU之间的搬运，提高计算效率。尤其是随着人工智能(artificial intelligence,AI)的发展，数据量和计算量快速增加，传统的冯诺依曼计算机结构正受到越来越多的挑战。以卷积神经网络(convolution neural network，CNN)为例，每次乘运算之后，需要先将乘积存储起来，取出到CPU内相加，周而复始。数据在内存和CPU之间的不断存取占用大量能耗，效率很低。

为了进一步提高计算效率，人们提出了存内计算的思路，即在存储模块内部完成数据的计算，而无需再将数据搬运至CPU内进行运算。但是，现有的存内计算结构需要将各存储单元输出的饱和电流汇入同一个输出线路后，再将其转换为数字信号，以求得乘积和。由于不同存储单元输出的饱和电流不可能完全保持一致，必然存在一定的误差，因此在电流汇集的过程中，会存在累积误差不断增大的风险。当汇集的饱和电流个数越多，累积误差也越大。

发明内容

基于此，有必要针对上述问题，提供一种存内计算单元、模块和系统。

一种存内计算单元，包括：存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的所述存储单元记为S_i,j；位于同一列的所述存储单元中存储的数据值相同；所述存储阵列用于存储N比特的第一数据；其中，N大于等于1，i大于等于1且小于等于N，j大于等于1且小于等于N；N条字线，所述字线用于输入N比特的第二数据；位于同一行所述存储单元的控制端经由同一条所述字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N-1，k大于等于1且小于等于M；其中，当k大于等于1且小于等于N时，第k组位线具有k条位线，k条位线分别连接至和存储单元S_1,k及存储单元S_k,1位于同一直线上的各存储单元的输出端；当k大于N且小于等于M时，第k组位线具有2N-k条位线，2N-k条位线分别连接至和存储单元S_k-N+1,N及存储单元S_N,k-N+1位于同一直线上的各存储单元的输出端。

上述存内计算单元，上述存内计算单元将第二数据通过字线直接作用于存储单元的控制端，将第一数据按照一定规则存储于阵列排布的存储单元，可以在一个时钟周期内完成N bit与N bit的二进制乘法运算。无需将存储数据搬运至CPU内进行运算，可以在存储模块中直接完成运算，减少了数据搬运，在运算量大的情况下，可以大幅提升运算速度，降低功耗。并且，每个存储单元的输出端均单独连接至一条独立的位线，与传统的技术方案相比，无需再将不同的存储单元输出的电流汇合到一根位线上，解决了电流汇合所导致的误差累积的问题。

在其中一个实施例中，所述存储单元包括非易失性存储器。

在其中一个实施例中，所述非易失性存储器包括NOR闪存单元。

在其中一个实施例中，所述存储单元的控制端包括非易失性存储器的栅极；所述存储单元的输出端包括非易失性存储器的漏极。