[发明专利]存储器及其制造方法

说明书

本申请实施例提供一种存储器及其制造方法，所述方法包括：提供衬底；在所述衬底表面形成堆叠结构；所述堆叠结构包括交替堆叠的绝缘层和栅电极层；其中，所述存储器具有贯穿所述堆叠结构的栅缝隙；所述栅电极层通过所述栅缝隙侧壁和底部的导电材料连通；在所述栅缝隙的侧壁和底部覆盖绝缘材料；去除部分所述绝缘材料和位于所述栅缝隙底部以及至少部分侧壁的所述导电材料；去除剩余所述绝缘材料；去除所述栅缝隙侧壁和底部的所述导电材料，形成相互分离的所述栅电极层。

技术领域

本申请涉及半导体技术领域，涉及但不限于一种存储器及其制造方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存储速度快、易于擦除和重写等优点。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(BitCost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

随着3D NAND存储器堆叠层数的增加，沟道的深宽比逐渐增大，并且栅缝隙靠近衬底部分的临界尺寸(Critical Dimension)较小，使得在去除栅缝隙中连通的导电材料时，会残留部分导电材料，从而使栅电极和衬底之间或部分栅电极层之间电连接，产生漏电现象，导致存储器损坏。

发明内容

有鉴于此，本申请实施例提供了一种存储器及其制造方法。

第一方面，本申请实施例提供了一种存储器的制造方法，所述方法包括：

提供衬底；

在所述衬底表面形成堆叠结构；所述堆叠结构包括交替堆叠的绝缘层和栅电极层；其中，所述存储器具有贯穿所述堆叠结构的栅缝隙；所述栅电极层通过所述栅缝隙侧壁和底部的导电材料连通；

在所述栅缝隙的侧壁和底部覆盖绝缘材料；

去除部分所述绝缘材料和位于所述栅缝隙底部以及至少部分侧壁的所述导电材料；

去除剩余所述绝缘材料；

去除所述栅缝隙侧壁和底部的所述导电材料，形成相互分离的所述栅电极层。

在一些实施例中，所述栅缝隙的宽度由所述栅缝隙的开口处到所述栅缝隙底部逐渐减小。

在一些实施例中，所述绝缘材料的厚度由所述栅缝隙的开口处到所述栅缝隙底部逐渐减小。

在一些实施例中，所述去除部分所述绝缘材料和位于所述栅缝隙底部以及至少部分侧壁的所述导电材料，包括：

利用干法刻蚀，减薄所述栅缝隙侧壁和底部的所述绝缘材料，直至所述栅缝隙底部以及至少部分侧壁的所述绝缘材料被去除；

继续减薄所述栅缝隙侧壁剩余的所述绝缘材料，并减薄位于所述栅缝隙底部和至少部分侧壁的所述导电材料。

在一些实施例中，所述在所述衬底表面形成堆叠结构，包括：

在所述衬底上形成交替堆叠的所述绝缘层和牺牲层；

形成贯穿所述绝缘层和所述牺牲层的所述栅缝隙；

去除所述牺牲层；

形成所述栅电极层。

在一些实施例中，所述形成所述栅电极层，包括：

在相邻所述绝缘层之间填充所述导电材料，形成所述栅电极层；其中，所述导电材料在所述栅缝隙的侧壁和底部连通。

在一些实施例中，所述在所述栅缝隙的侧壁和底部覆盖绝缘材料，包括：