[发明专利]存算一体的冗余替换电路、芯片及计算装置

说明书

本公开实施例公开了一种存算一体的冗余替换电路、芯片、计算装置，其中，该电路包括：存算单元阵列、数据输入单元阵列、冗余使能信号产生单元和逻辑控制单元，存算单元阵列包括常规存算单元和冗余存算单元；逻辑控制单元用于根据坏点地址，将对包含坏点的常规存算单元的操作替换为对冗余存算单元的操作；冗余使能信号产生单元用于根据坏点地址，设置输入目标数据输入单元的冗余使能信号；数据输入单元包括冗余使能信号检测模块，用于根据对应的冗余使能信号确定是否将输入数据输入冗余存算单元。本公开实施例实现了出现坏点时将存储数据和输入数据同时替换到冗余存算单元中，输入数据由冗余路径直接传送到冗余存算单元中，可以降低数据延迟。

技术领域

本公开涉及计算机技术领域，尤其是一种存算一体的冗余替换电路、芯片及计算装置。

背景技术

存算一体是将静态随机存储器与计算模块融合为一体的一种存算结合的设计，包含存储结构和乘加结构，因其与传统存储器类似，都有较大规模重复的存储单元，所以在量产过程中会因存储单元出现工艺偏差等因素带来存储坏点。同传统储存器的做法相同，通常需要增加冗余行或列做冗余设计，在出现坏点时，用冗余行或列对坏点进行替换。存算一体设计也需要冗余设计来减小量产时存算单元出现坏点的影响，但存算一体设计以及存算单元的架构和传统存储器有着本质上的差异，所以需要针对存算一体设计做专门的冗余设计。

发明内容

本公开的实施例提供了一种存算一体的冗余替换电路，该电路包括：存算单元阵列、数据输入单元阵列、冗余使能信号产生单元和逻辑控制单元，存算单元阵列包括常规存算单元和冗余存算单元，冗余使能信号产生单元用于产生存算单元阵列中的存算单元分别对应的冗余使能信号；逻辑控制单元用于根据包含坏点的常规存算单元的坏点地址，将对包含坏点的常规存算单元的操作替换为对冗余存算单元的操作；冗余使能信号产生单元还用于根据坏点地址，设置输入目标数据输入单元的冗余使能信号，其中，目标数据输入单元是坏点地址对应的数据输入单元；数据输入单元阵列中的数据输入单元包括冗余使能信号检测模块，冗余使能信号检测模块用于根据对应的冗余使能信号确定是否将输入数据输入冗余存算单元。

在一些实施例中，冗余使能信号检测模块包括冗余使能信号输入接口、冗余检测信号输入接口、冗余检测信号输出接口；数据输入单元阵列中的数据输入单元通过冗余检测信号输入接口和冗余检测信号输出接口串联；冗余使能信号检测模块用于在冗余使能信号为表示需要将对应的数据输入冗余存算单元的第一数据时，将冗余检测信号输出接口输出的冗余检测信号设置为第一数据，在冗余使能信号为表示不需要将对应的数据输入冗余存算单元的第二数据时，将冗余检测信号输出接口输出的冗余检测信号设置为与冗余检测信号输入接口输入的冗余检测信号相同。

在一些实施例中，冗余使能信号检测模块包括或非门和非门，或非门的两个输入端分别连接冗余使能信号输入接口和冗余检测信号输入接口，或非门的输出端与非门的输入端连接，非门的输出端与冗余检测信号输出接口连接。

在一些实施例中，数据输入单元阵列包括第一预设数量个数据输入单元组，每个数据输入单元组包括第二预设数量个数据输入单元；第一预设数量个数据输入单元组共用一条用于向冗余存算单元输入数据的冗余路径，且在每个输入单元组的冗余路径的末端连接有信号选择加强单元，信号选择加强单元用于根据对应的数据输入单元组中的位于末位的数据输入单元输出的冗余检测信号，控制信号选择加强单元连通或断开。

在一些实施例中，数据输入单元阵列包括对称分布的第一子阵列和第二子阵列，第一子阵列和第二子阵列分别包括的数据输入单元通过冗余检测信号输入接口和冗余检测信号输出接口串联；冗余存算单元位于第一子阵列和第二子阵列之间。

在一些实施例中，数据输入单元阵列中的数据输入单元还包括数据传送选择器，数据传送选择器用于根据对应的冗余使能信号，将对应的输入数据传送至冗余存算单元或对应的常规存算单元。