[发明专利]一种锁相环频率综合器

说明书

本发明公开一种锁相环频率综合器，包括：前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。本发明在实现高频时钟信号输出的同时大幅度降低频率综合器的功耗，且本发明的N倍频电路不受时钟信号占空比的影响，无需采用占空比校正电路，简化频率综合器结构。

技术领域

本发明涉及电路设计领域，具体涉及一种锁相环频率综合器。

背景技术

频率综合器是现代通信系统、雷达和测试设备中常用的关键器件，能够提供高精度且稳定性较佳的频率。然而目前现有技术中采用的频率综合器仍存在功耗较大的问题，一般频率综合器采用锁相环结构比较难以降低功耗，因为锁相环结构中产生时钟信号的压控振荡器模块需要消耗较多的能量以产生目标频率的时钟信号，当目标频率越高，频率综合器的功耗越高。目前现在技术中存在对压控振荡器输出的时钟信号进行倍频处理，以输出目标频率的时钟信号，但是倍频处理对时钟信号的占空比要求较高，需要设计相应的占空比校正电路。

发明内容

为解决上述问题，本发明提供了一种锁相环频率综合器，在实现高频时钟信号输出的同时大幅度降低频率综合器的功耗，且本发明的锁相环频率综合器的倍频处理不受时钟信号占空比的影响，无需采用占空比校正电路，简化频率综合器结构。本发明的具体技术方案如下：

一种锁相环频率综合器，所述锁相环频率综合器包括前置分频器、锁相环电路和N倍频电路；所述前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；所述锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；所述N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号倍频，输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号；其中，N为2的正整数倍。

与现有技术相比，本技术方案通过在锁相环频率综合器中设置N倍频电路，实现锁相环电路输出低频时钟信号并通过N倍频电路倍频以达到目标频率，从而降低频率综合器的整体功耗，且本技术方案中N倍频电路的特有设计使得该频率综合器无需特别设计占空比校正电路，本技术方案中的N倍频电路对于输入的时钟信号的占空比没有要求，其倍频效果不受时钟信号的占空比所影响，简化了频率综合器的结构且提高了频率综合器的灵活性。

进一步地，所述前置分频器，包括输入端和输出端，所述前置分频器的输入端作为所述锁相环频率综合器的输入端，用于接收外部电路输入的时钟信号；所述前置分频器对外部电路输入的时钟信号进行分频并将分频后的时钟信号通过所述前置分频器的输出端传输至所述锁相环电路。与现有技术相比，本技术方案中设置的前置分频器根据频率综合器的N倍频电路的倍频倍数、外部电路输入的时钟信号频率以及预设步长，调控其自身分频数，从而实现所述频率综合器输出的时钟信号的步长等于预设步长。

进一步地，所述锁相环电路包括输入端和2N个输出端，所述锁相环电路的输入端与所述前置分频器的输出端连接，用于实现所述锁相环电路接收所述前置分频器传输的分频后的时钟信号。本技术方案的锁相环电路与所述前置分频器连接，接收分频调节后的时钟信号，实现所述频率综合器输出的时钟信号的步长预调节。