[发明专利]半导体结构及其制备方法、三维存储器

说明书

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在解决如何在相邻两个栅极隔槽之间形成多条顶部选择栅切线的问题。制备方法包括：在衬底上形成层叠设置的多个膜层对，每个膜层对包括相邻的绝缘层和第一牺牲层；形成多个栅极隔槽和多个选择栅沟槽，相邻两个栅极隔槽之间设置有多个选择栅沟槽，栅极隔槽贯穿堆叠结构，选择栅沟槽贯穿堆叠结构中远离衬底一侧的至少一个绝缘层和至少一个第一牺牲层；去除第一牺牲层以形成空腔，沉积栅导电材料，以在空腔内形成栅导电层；去除选择栅沟槽中的栅导电材料；在选择栅沟槽内形成顶部选择栅切线。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，3D NAND存储器具有栅极隔槽(Gate Line Slit，简称GLS)，以在存储器上划分多个存储块。

在相关技术中，通过在相邻两个栅极隔槽之间形成顶部选择栅切线(Top SelectGate Cut，简称TSG Cut)，可进一步将存储块划分为多个子存储块，以提高有效沟道孔(Channel Hole，简称CH)的数量，增加存储器的存储密度。如何在保证器件良率和合理的工艺难度的前提下，在相邻两个栅极隔槽之间形成多条顶部选择栅切线，成为领域内亟待解决的问题。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在至少部分解决如何在相邻两个栅极隔槽之间形成多条顶部选择栅切线的问题。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构的制备方法。所述制备方法包括：在衬底上形成堆叠结构，所述堆叠结构包括层叠设置的多个膜层对，每个膜层对包括相邻的绝缘层和第一牺牲层；形成多个栅极隔槽和多个选择栅沟槽，相邻两个栅极隔槽之间设置有多个选择栅沟槽，所述栅极隔槽贯穿所述堆叠结构，所述选择栅沟槽贯穿所述堆叠结构中远离所述衬底一侧的至少一个所述绝缘层和至少一个所述第一牺牲层；去除所述第一牺牲层以形成空腔，沉积栅导电材料，以在所述空腔内形成栅导电层；去除所述选择栅沟槽中的栅导电材料；在所述选择栅沟槽内形成顶部选择栅切线。

在一些实施例中，所述形成多个栅极隔槽和多个选择栅沟槽，包括：在所述堆叠结构中形成所述多个选择栅沟槽；形成第二牺牲层，所述第二牺牲层填充所述多个选择栅沟槽，并覆盖所述堆叠结构远离所述衬底的表面；在所述堆叠结构中形成所述多个栅极隔槽。

在一些实施例中，所述第二牺牲层与所述第一牺牲层的材料相同。

在一些实施例中，在所述去除所述选择栅沟槽中的栅导电材料之前，还包括：去除所述栅极隔槽内及所述堆叠结构远离所述衬底的表面上的栅导电材料；形成覆盖所述栅极隔槽内表面的第一保护层。

在一些实施例中，所述去除所述栅极隔槽内及所述堆叠结构远离所述衬底的表面上的栅导电材料，包括：去除所述栅极隔槽侧壁和底部、及所述堆叠结构远离所述衬底的表面上的栅导电材料；去除所述栅导电层的靠近所述栅极隔槽的部分，形成第一凹陷。

在一些实施例中，所述形成覆盖所述栅极隔槽内表面的第一保护层，包括：形成第一保护薄膜，所述第一保护薄膜覆盖所述栅极隔槽、所述选择栅沟槽和所述堆叠结构远离所述衬底的表面；去除所述第一保护薄膜中覆盖所述选择栅沟槽和所述堆叠结构远离所述衬底的表面的部分，形成所述第一保护层。