[发明专利]一种采样型鉴频鉴相器电路

权利要求书

1.一种采样型鉴频鉴相器电路，其特征在于，该电路包括鉴频器、采样型鉴相器、比较器、逻辑选择电路和信号交换器；

所述鉴频器包括参考时钟输入端Refp_in、反馈时钟输入端fb_in、鉴频结果的两个输出端freq_state1和freq_state0四个端口；当参考时钟频率高于反馈时钟时，freq_state1＝1，freq_state0＝1；当参考时钟频率低于反馈时钟时，freq_state1＝0，freq_state0＝1；当参考时钟频率和反馈时钟频率的差小于某一阈值时，freq_state0＝0；

所述采样型鉴相器包括正相参考信号输入端p_in、反相参考信号输入端n_in、反馈信号输入端clk、正相输出端vsamp和反相输出端vsamn；

所述比较器包括正相输入端in+、反相输入端in-和输出端comp，其中，当正相输入端in+的信号高于反相输入端in-时，输出端comp为高电平，否则为低电平；

逻辑选择电路包括三个输入端freq_state1_in、freq_state0_in、comp_in和一个输出端sel；

信号交换器包括正相输入端vsamp_in、反相输入端vsamn_in、控制端sel_in、正相输出端outn和反相输出端outp；

参考信号Refp同时输入鉴频器的Refp_in端和采样型鉴相器的p_in端，参考信号Refn输入采样型鉴相器的n_in端；反馈时钟fb同时输入到鉴频器的fb_in端和采样型鉴相器的clk端；鉴频器的freq_state1和freq_state0分别连接逻辑选择电路freq_state1_in、freq_state0_in；采样型鉴相器的vsamp同时连接比较器的in+和信号交换器的vsamp_in，采样型鉴相器的vsamn同时连接比较器的in-和信号交换器的vsamn_in；比较器的comp连接逻辑选择电路的comp_in；逻辑选择电路的输出端sel连接信号交换器的控制端sel_in。

2.根据权利要求1所述的采样型鉴频鉴相器电路，其特征在于，所述鉴频器为脉冲计数鉴频器、时间数字转换器或平衡斜率鉴频器。

3.根据权利要求1所述的采样型鉴频鉴相器电路，其特征在于，所述逻辑选择电路的真值表的其中一种排列方式如下：

freq_state1_in	freq_state0_in	comp	sel
1	1	1	1
1	1	0	0
1	0	1	1
1	0	0	0
0	1	1	0
0	1	0	0
0	0	1	0
0	0	0	0