[发明专利]一种采样型鉴频鉴相器电路

说明书

本发明公开一种采样型鉴频鉴相器电路，该电路包括鉴频器、采样型鉴相器、比较器、逻辑选择电路和信号交换器。本发明通过对采样型鉴相器进行改进实现了具有鉴频功能的采样型鉴频鉴相器。采用该结构的采样型鉴频鉴相锁相环具有更大的频率捕捉范围以及更好的鲁棒性。同时将本发明的采样型鉴频鉴相器电路应用于采样型锁相环中时，采样型锁相环不需要额外的频率锁定环路来实现锁相环频率锁定，同时避免了锁相环在锁定过程中由于锁频环路和锁相环之间的切换带来的环路扰动以及导致的环路锁定时间的增加。当然该发明也可以使用在亚采样型锁相环中。

技术领域

本发明涉及射频集成电路领域，特别涉及一种采样型鉴频鉴相器电路。

背景技术

传统的鉴相器不能提供鉴频的功能，当输入信号的频率偏差比较大的时候，鉴相器不能提供有用的信息，而是输出一个频率为输入频率差的拍频信号。这样导致了其在锁相环等应用中无能提供足够大的频率捕捉范围，当锁相环自动频率校准电路工作不正常或者振荡器的频率子带设置的比较大的时候，使得锁相环等频率综合器不能实现锁定。

发明内容

针对现有技术存在的不足，本发明通过对采样型鉴相器进行改进，得到具有鉴频功能的采样型鉴频鉴相器。实现了同时具有鉴频和鉴相功能的采样型鉴频鉴相器。

本发明的目的通过如下的技术方案来实现：

一种采样型鉴频鉴相器电路，该电路包括鉴频器、采样型鉴相器、比较器、逻辑选择电路和信号交换器；

所述鉴频器包括参考时钟输入端Refp_in、反馈时钟输入端fb_in、鉴频结果的两个输出端freq_state1和freq_state0四个端口；当参考时钟频率高于反馈时钟时，freq_state1＝1，freq_state0＝1；当参考时钟频率低于反馈时钟时，freq_state1＝0，freq_state0＝1；当参考时钟频率和反馈时钟频率的差小于某一阈值时，freq_state0＝0；

所述采样型鉴相器包括正相参考信号输入端p_in、反相参考信号输入端n_in、反馈信号输入端clk、正相输出端vsamp和反相输出端vsamn；

所述比较器包括正相输入端in+、反相输入端in-和输出端comp，其中，当正相输入端in+的信号高于反相输入端in-时，输出端comp为高电平，否则为低电平；

逻辑选择电路包括三个输入端freq_state1_in、freq_state0_in、comp_in和一个输出端sel；

信号交换器包括正相输入端vsamp_in、反相输入端vsamn_in、控制端sel_in、正相输出端outn和反相输出端outp；

参考信号Refp同时输入鉴频器的Refp_in端和采样型鉴相器的p_in端，参考信号Refn输入采样型鉴相器的n_in端；反馈时钟fb同时输入到鉴频器的fb_in端和采样型鉴相器的clk端；鉴频器的freq_state1和freq_state0分别连接逻辑选择电路freq_state1_in、freq_state0_in；采样型鉴相器的vsamp同时连接比较器的in+和信号交换器的vsamp_in，采样型鉴相器的vsamn同时连接比较器的in-和信号交换器的vsamn_in；比较器的comp连接逻辑选择电路的comp_in；逻辑选择电路的输出端sel连接信号交换器的控制端sel_in。

进一步地，所述鉴频器为脉冲计数鉴频器、时间数字转换器或平衡斜率鉴频器。

进一步地，所述逻辑选择电路的真值表的其中一种排列方式如下：