[发明专利]I2C总线单元、I2C总线系统及通信同步控制方法

说明书

本发明公开了一种I2C总线单元、I2C总线系统及通信同步控制方法，包括I2C主机在与I2C从机建立连接后，向I2C从机发送第一段数据报文；I2C主机在第一段数据报文发送完毕后，向对应的第一CPU发送第一中断信号，以使第一CPU准备下一段数据报文；I2C从机接收到第一段数据报文后，向对应的第二CPU发送第二中断信号，以及拉低SCL总线的电平，以使I2C主机进入等待状态；I2C从机在接收到来自第二CPU的第一中断完成信号后，释放SCL总线；I2C主机在接收到来自第一CPU的第二中断完成信号且SCL总线被释放后，发送下一段数据报文。本发明可以实现处理器与I2C总线之间的通信同步。

技术领域

本发明涉及电通信技术领域，特别涉及一种I2C总线单元、I2C总线系统及通信同步控制方法。

背景技术

目前，市面上一些复杂的玩具、家电或机器人等，往往具有几块、几十块甚至更多的微处理器(MCU)。为了达到低功耗的目的，当系统不需要MCU快速反应时，大多数MCU都会进入低功耗模式(非待机模式)，即MCU在一个极低频率的系统时钟下运行，这样既可以接收主控制器(CPU、DSP或MCU等)发来的配置信息和查询，又可以降低功耗。这些MCU通常不定时且不间断地收到主控制器的控制和配置，因此可以通过低速总线来进行交互和通信。

其中，I2C(Inter－Integrated Circuit)总线非常适合应用于上述场景。I2C总线是由飞利浦(philips)公司开发的串行低速总线，仅需要SCL(Serial Clock)总线和SDA(Serial Data)总线这两根线就可以完成数据的收发并具备应答机制。但是，在实际应用中发现，在处于低功耗模式的情况下，由于MCU运行在很低的时钟频率下，容易出现MCU与I2C总线通信失步的问题，从而导致数据接收失败。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种I2C总线单元、I2C总线系统及通信同步控制方法，能够实现处理器与I2C总线之间的通信同步。

第一方面，根据本发明实施例的I2C总线单元，包括第一数据寄存器，具有第一信号端和第二信号端，所述第一数据寄存器的第一信号端用于与外部的第一CPU通信连接；第一移位寄存器，具有第一信号端、第二信号端、第三信号端、第四信号端和第五信号端，所述第一移位寄存器的第一信号端与所述第一数据寄存器的第二信号端连接，所述第一移位寄存器的第二信号端和第三信号端分别与外部的SDA总线连接；第一SCL总线时钟检测模块，具有第一信号端和第二信号端，所述第一SCL总线时钟检测模块的第一信号端与外部的SCL总线连接；SCL时钟输出模块，具有第一信号端、第二信号端和第三信号端，所述SCL时钟输出模块的第一信号端连接有波特率发生器，所述SCL时钟输出模块的第二信号端分别与所述SCL总线和所述第一移位寄存器的第四信号端连接；FLAG控制和暂停SCL输出模块，具有第一信号端、第二信号端、第三信号端、第四信号端和第五信号端，所述FLAG控制和暂停SCL输出模块的第一信号端与所述第一移位寄存器的第五信号端连接，所述FLAG控制和暂停SCL输出模块的第二信号端和第三信号端分别与所述第一CPU连接，所述FLAG控制和暂停SCL输出模块的第四信号端与所述第一SCL总线时钟检测模块的第二信号端连接，所述FLAG控制和暂停SCL输出模块的第五信号端与所述SCL时钟输出模块的第三信号端连接，所述FLAG控制和暂停SCL输出模块用于根据来自所述第一SCL总线时钟检测模块的检测信号使能或禁止所述SCL时钟输出模块、根据来自所述第一移位寄存器的信号向所述第一CPU发送第一中断信号或者接收来自所述第一CPU的第一中断完成信号。

根据本发明实施例的I2C总线单元，至少具有如下有益效果：

FLAG控制和暂停SCL输出模块用于根据来自第一SCL总线时钟检测模块的检测信号使能或禁止SCL时钟输出模块，可以在SCL总线的电平被拉低时停止SCL时钟输出，以进入等待状态，在SCL总线被释放后重新进行数据传输，从而实现处理器与I2C总线之间的通信同步。