[发明专利]一种浮栅型分栅闪存工艺方法在审

专利信息
申请号: 202111344785.0 申请日: 2021-11-15
公开(公告)号: CN114171530A 公开(公告)日: 2022-03-11
发明(设计)人: 许昭昭;陈华伦;钱文生 申请(专利权)人: 华虹半导体(无锡)有限公司;上海华虹宏力半导体制造有限公司
主分类号: H01L27/11521 分类号: H01L27/11521;H01L27/11517
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 刘昌荣
地址: 214028 江*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 浮栅型分栅 闪存 工艺 方法
【权利要求书】:

1.一种浮栅型分栅闪存工艺方法,包括中-高压的P型阱,浮栅介质层氧化硅,浮栅多晶硅层,多晶硅间ONO(Oxide-Nitride-Oxide)介质叠层(氧化硅层、第一氮化硅层、顶层氧化硅层),第一侧墙控制栅多晶硅层,第二侧墙介质层,选择栅介质层氧化硅,控制栅多晶硅,第三侧墙介质层,轻掺杂漏(Lightly doped drain,LDD)和Halo离子注入层,源漏重掺杂离子注入层,金属硅化物、沟槽、第二氮化硅层、牺牲氧化硅层、第三氮化硅层和刻蚀保护氧化层,其特征在于:其工艺方法步骤如下:

S1:定义浮栅闪存和外围逻辑区的有源区;

S2:去除氮化硅层,依次形成氧化硅层、氮化硅层、牺牲氧化硅层、氮化硅层;

S3:沉积形成多晶硅层并进行各项异性刻蚀形成第一侧墙控制栅;

S4:沉积并刻蚀形成第二侧墙介质层;

S5:刻蚀去除开口内的浮栅多晶硅层;

S6:进行热氧化在选择栅极多晶硅层顶端形成保护刻蚀;

S7:注入形成轻掺杂漏Halo离子注入层;

S8:进行源漏重掺杂注入形成源漏重掺杂离子注入层。

2.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S1中,首先在P型衬底上热氧化生长浮栅氧化层,生长浮栅多晶硅层和第二氮化硅层,再利用STI工艺同时定义浮栅闪存和外围逻辑区的有源区。

3.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S2中,去除第二氮化硅层,依次形成氧化硅层、第一氮化硅层、牺牲氧化硅层,第三氮化硅层;光刻定义闪存单元区域,以牺牲氧化硅层为刻蚀停止层刻蚀去除开口区域的第三氮化硅层,然后再刻蚀去除开口内的牺牲氧化硅层。

4.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S3中,沉积或热氧化形成控制栅-浮栅之间的ONO层中顶层氧化硅层,然后再沉积形成多晶硅层并进行各项异性刻蚀形成第一侧墙控制栅。由于控制栅是侧墙工艺形成的,因此浮栅介质层氧化硅、浮栅多晶硅层、氧化硅层、第一氮化硅层、牺牲氧化硅层、第三氮化硅层形成的叠层厚度比现有工艺中的浮栅介质层、浮栅多晶硅层、ONO、控制栅多晶硅层、氮化硅层形成的叠层要薄(高度要小,有利于集成到更先进工艺制程中)。

5.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S4中,刻蚀去除开口内的ONO叠层,然后沉积并刻蚀形成第二侧墙介质层。

6.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S5中,刻蚀去除开口内的浮栅多晶硅层,由于第一侧墙控制栅也是多晶硅层,刻蚀浮栅多晶硅层的同时也会刻蚀掉部分第一控制栅多晶硅层。

7.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S6中,依次沉积选择栅介质层、选择栅多晶硅层,以第三氮化硅层为停止层进行化学机械研磨(CMP),进行低能量、大剂量的N/P型杂质离子注入,实现同时对选择栅和第一侧墙控制栅进行掺杂,并进行热氧化,同时在选择栅和第一侧墙控制栅顶端形成刻蚀保护氧化层。

8.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S7中,利用湿法去除第三氮化硅层,并以第二侧墙介质层、顶层氧化硅层、选择栅介质层氧化硅、刻蚀保护氧化层为掩膜自对准依次刻蚀ONO层、浮栅多晶硅层,进行LDD/Halo注入形成轻掺杂漏和Halo离子注入层。

9.根据权利要求1所述的浮栅型分栅闪存工艺方法,其特征在于:所述S8中,沉积并刻蚀形成第三侧墙介质层,进行源漏重掺杂注入形成源漏重掺杂离子注入,金属硅化工艺同时在硅表面、控制栅多晶硅表面、选择栅多晶硅表面形成低电阻率的金属硅化物。

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