[发明专利]功率半导体器件及其制备方法

说明书

本申请实施例提供了一种功率半导体器件及其制备方法。该功率半导体器件包括：依次层叠设置的第一电极层、半导体基板以及第一层间介质层，半导体基板中设有体区，体区中设有掺杂区；第一沟槽、第二沟槽以及第三沟槽，第一沟槽以及第三沟槽内分别设置有栅极介质层；第一金属插塞、第二金属插塞、第三金属插塞，第一金属插塞位于第一沟槽中，第二金属插塞位于第二沟槽中，第三金属插塞位于第三沟槽中；位于第一层间介质层上的第二层间介质层；间隔设置在第二层间介质层上的第二电极层以及栅极。该功率半导体器件中的沟槽利用金属填充，耐压稳定、电荷低、响应速度快，电阻低，交变信号时反应更快，可以有效降低开关时间。

技术领域

本发明涉及半导体技术领域，具体地，涉及一种功率半导体器件及其制备方法。

背景技术

目前，作为功率半导体器件中的一种，金属-氧化物-半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)已经成为当今电子器件领域的主流。MOSFET是一种电压控制元件，能在很小的电流和很低的电压条件下工作，并且其集成工艺简便，在大规模集成电路中也得到了广泛的应用。其中，沟槽型的MOSFET性价比较高，例如，拥有U型沟槽的MOSFET(UMOSFET)已广泛应用于各种领域，包括电机调速、逆变器、电源、电子开关、音响、汽车电器等。

现有的UMOSFET的制造工艺复杂，器件性能参数与工艺制程参数的相关性密切，器件性能对工艺制程波动的反应剧烈，极易发生器件性能退化、失效比率增高等异常，造成资源浪费。

因此，目前的功率半导体器件的结构及其制备方法仍有待改进。

发明内容

针对上述问题，本发明提供一种功率半导体器件，能够兼顾器件性能和制备工艺，降低工艺波动对器件性能带来的大幅影响。本发明还提供上述功率半导体器件的制备方法。

为实现上述目的，根据本发明的一个方面，提出了一种功率半导体器件，包括：依次层叠设置的第一电极层、半导体基板以及第一层间介质层；半导体基板中设有体区，体区中设有掺杂区；体区包括第一区域、第二区域以及第三区域；

第一沟槽、第二沟槽以及第三沟槽，第一沟槽位于第一区域且底部穿出体区，第二沟槽位于第二区域，第三沟槽位于第三区域且底部穿出体区，第一沟槽以及第三沟槽内分别设置有栅极介质层；

第一金属插塞、第二金属插塞、第三金属插塞，第一金属插塞位于第一沟槽中且顶部延伸至第一层间介质层，第二金属插塞位于第二沟槽中且顶部延伸至第一层间介质层，第三金属插塞位于第三沟槽中且顶部延伸至第一层间介质层；

位于第一层间介质层上的第二层间介质层，第二层间介质层覆盖第一金属插塞，第二层间介质层对应第二金属插塞、第三金属插塞的区域分别具有第一开口、第二开口；

间隔设置在第二层间介质层上的第二电极层以及栅极，第二电极层通过第一开口与第二金属插塞连接，栅极通过第二开口与第三金属插塞连接。

本发明提供的功率半导体器件，具有以下优点的至少之一：由于第一沟槽以及第三沟槽内分别利用金属填充形成第一金属插塞和第三金属插塞，由于金属的电阻低，交变信号时反应更快，可以有效降低开关时间；与现有技术中利用掺杂多晶硅填充沟槽相比，第一金属插塞和第三金属插塞的导电性更好，电阻大幅降低，施加偏置电压时不会发生载流子的偏移和耗尽等效应；掺杂多晶硅淀积的工艺成本高，装备保养维护成本高，本申请无需使用多晶硅淀积工艺填充沟槽；该器件中的沟槽利用金属填充，耐压稳定、电荷低、响应速度快，电阻低，交变信号时反应更快，可以有效降低开关时间；在半导体基板表面设置的第一层间介质层可作为硬掩膜(Hard Mask)，定义出第一沟槽、第二沟槽以及第三沟槽的位置，这样在形成第一/第三沟槽以及第二沟槽时，可实现光刻层的自对准，降低了加工难度以及对高精度光刻机的依赖，规避了因套刻偏差等对器件性能带来的大幅度影响的问题。