[发明专利]一种MOS耐压及漏电流验证方法、系统和计算机终端

说明书

本发明公开了一种MOS耐压及漏电流验证方法、系统和计算机终端。其中，MOS耐压及漏电流验证方法包括以下步骤：S1：获取多电源域集成电路版图；S2：对多电源域集成电路版图进行MOS耐压验证和漏电流验证，输出验证结果；S3：若所述验证结果为存在MOS耐压或漏电流中的至少一种，则执行S4；否则，执行S5；S4：根据所述验证结果对多电源域集成电路版图进行修改，得到修改后的多电源域集成电路版图，执行所述S1‑S3；S5：输出多电源域集成电路版图。本发明不依赖于人的经验，整个验证过程严格按照验证规则和既定流程执行，采用计算机验证替代人工检查，从而大幅提高验证效率和准确率。

技术领域

本发明涉及多电源域集成电路版图设计技术领域，具体而言，涉及一种MOS耐压及漏电流验证方法、系统和计算机终端。

背景技术

集成电路是指采用一定的工艺，把一个电路中所需的CMOS、二极管、电阻、电容、电感等元器件及导线互连在一起，制作在一小块或几小块陶瓷、玻璃或半导体晶片上，然后封装在一起，成为一个能够实现一定电路功能的微型电子器件或部件。

在多电源域集成电路设计中可能存在MOS耐压和产生漏电流的风险。为避免MOS耐压和产生漏电流风险，传统的方法是采用目视的方式对多电源域集成电路进行检查，找到可能存在MOS耐压和产生漏电流的风险区域，并排除风险，得到最终的多电源域集成电路。但此方法依靠工程师的经验，排查风险的效率低，且容易出错。

有鉴于此，特提出本申请。

发明内容

本发明所要解决的技术问题是：目前，针对多电源域集成电路的MOS耐压和漏电流风险的排查方式效率低，且容易出错。目的在于提供一种MOS耐压及漏电流验证方法、系统和计算机终端，通过定义多电源域集成电路的MOS耐压验证规则、漏电流验证规则和验证流程，利用计算机对绘制的多电源域集成电路版图进行MOS耐压验证和漏电流验证，从而提高验证的效率和准确率。

本发明通过下述技术方案实现：

第一方面，本发明一种MOS耐压及漏电流验证方法，包括以下步骤：

S1：获取多电源域集成电路版图；

S2：对多电源域集成电路版图进行MOS耐压验证、有源区到N型阱的漏电流验证、P型阱到有源区的漏电流验证和P型阱到N型阱的漏电流验证，输出验证结果；

S3：若所述验证结果为存在MOS耐压、有源区到N型阱的漏电流、P型阱到有源区的漏电流或P型阱到N型阱的漏电流中的至少一种，则执行S4；否则，执行S5；

S4：根据所述验证结果对多电源域集成电路版图进行修改，得到修改后的多电源域集成电路版图，执行所述S1-S3；

S5：输出多电源域集成电路版图。

与现有技术相比，本发明利用程序语言对多电源域集成电路中可能存在的MOS耐压和漏电流风险的所有验证规则进行了定义，并定义了验证流程，通过计算机对绘制的多电源域集成电路版图按照定义的验证规则和流程分别进行MOS耐压验证、有源区到N型阱的漏电流验证、P型阱到有源区的漏电流验证和P型阱到N型阱的漏电流验证，得到验证结果，然后将验证结果返回至多电源域集成电路版图中进行针对性修改，对修改后的多电源域集成电路版图按照验证规则和流程进行再次验证，直到没有MOS耐压和漏电流为止，得到最终的多电源域集成电路版图。相较于现有的验证方式，本发明通过DRC验证的形式对多电源域集成电路版图中存在的缺陷进行验证，不依赖于人的经验，整个验证过程严格按照验证规则和既定流程执行，采用计算机验证替代人工检查，从而大幅提高验证效率和准确率。

作为对本发明的进一步描述，所述S2之前包括以下步骤：

建立多电源域集成电路版图的连接关系数据库，所述连接关系数据库包括以下连接关系：