[发明专利]存内计算装置、芯片及电子设备

说明书

本公开涉及一种存内计算装置、芯片及电子设备，所述装置包括：存算阵列，包括至少一个存内计算单元，所述存内计算单元包括第一开关、第二开关、第三开关、第四开关、耦合电容、第一位线、第二位线、第三位线、第一字线、第二字线及第三字线；控制模块，连接于所述存算阵列，用于控制各个字线、各个位线的电压状态，以通过所述存算阵列读写数据，或进行存内计算。本公开实施例通过将第一开关、第二开关和第三开关、第四开关设置为差分的形式，通过第二开关、第三开关的两个端口之间电压的差值确定存储值，可以实现高精度、低电路复杂度、高能效的存内计算，且具有较长的数据保持时间，数据刷新开销小，具有高可靠性的特点。

技术领域

本公开涉及集成电路技术领域，尤其涉及一种存内计算装置、芯片及电子设备。

背景技术

面对新兴的神经网络等数据密集型应用，传统冯诺依曼架构分立的存储与处理模块间日益庞大的数据传输量，成为系统性能的一大瓶颈问题，亟需以数据为中心的处理架构新思路。存内计算(Computing-in-Memory,CiM)是解决该“存储墙”瓶颈的有效解决方法，其将部分数据处理过程，如矩阵运算的乘累加，作为模拟计算直接放入存储器中进行，大幅减少需要传输的数据量的同时，也实现了高能效、高并行度的计算。

例如，相关技术中有利用电流源放电方式计算的相关技术，由于是给预充电压动态放电，可以达到较好的能效，但相同情况下(每个单元的电容相同)的能效还是略低；并且由于输入是通过不同的输入脉宽给定，是动态控制，时序上的控制要求及复杂度比较高；此外比较依赖于晶体管的输出特性，对晶体管的偏差及不稳定性不太鲁棒(参考P.Houshmandet al.,Opportunities and Limitations of Emerging Analog in-Memory ComputeDNN Architectures,2020 IEEE International Electron Devices Meeting(IEDM),2020,pp.29.1.1-29.1.4.)，相关技术还有利用晶体管饱和区电流特性计算的相关技术，由于是使用直流电流计算，能效会比较低，并且需要分两个周期算完、单元电路及周边电路设计都比较复杂，同时也比较依赖于晶体管的特性(参考Yoshiyuki Kurokawa et al.,CAAC-IGZO FET/Si-FET hybrid structured analog multiplier and vector-by-matrixmultiplier for neural network,Japanese Journal of Applied Physics,vol.59,no.SG,pp.SGGB03,2020)，相关技术还有基于CMOS的电流域的CiM的相关技术，使用和IEDM类似的放电方式，不过输入并非通过脉宽而是通过模拟电压给定；计算结果也依赖于晶体管的输出特性，但每单元存储多个比特，折算到单个计算操作的TOPS/W能效会相对提升(参考Z.Chen,X.Chen and J.Gu,15.3 A 65nm 3T Dynamic Analog RAM-Based Computing-in-Memory Macro and CNN Accelerator with Retention Enhancement,AdaptiveAnalog Sparsity and 44TOPS/WSystem Energy Efficiency,2021 IEEE InternationalSolid-State Circuits Conference(ISSCC),2021,pp.240-242)，相关技术还有基于CMOS的电荷域的CiM的相关技术，并行度高、能效高、对晶体管特性的依赖减弱，但是因为使用CMOS的SRAM，漏电导致的待机功耗较基于IGZO TFT的实现高(参考H.Jia et al.,15.1 AProgrammable Neural-Network Inference Accelerator Based on Scalable In-MemoryComputing,2021 IEEE International Solid-State Circuits Conference(ISSCC),2021,pp.236-238)。