[发明专利]用于高带宽低噪声锁相环的高增益检测器技术

说明书

本申请涉及用于高带宽低噪声锁相环的高增益检测器技术。在所描述的示例中，锁相环(PLL)(1400)具有第一相位检测器单元(PD)(1424)，其具有增益极性。第一PD单元具有相位误差输出以及耦接到参考频率信号和反馈信号的输入。第二PD单元(1426)具有相反增益极性。第二PD单元具有相位误差输出以及耦接到参考频率信号和反馈信号的输入。环路滤波器(1412)具有耦接到滤波器的输出(1414)的(有损)积分路径(1402)和前馈路径(1401)。前馈路径具有第三PD单元(1410)，其具有AC耦接到滤波器输出的相位误差输出。积分路径包括运算放大器(1420)，其具有耦接到第一PD单元相位误差输出的反相输入(1421)和耦接到第二PD单元相位误差输出的非反相输入(1422)。

相关申请的交叉引用

本申请要求2021年1月12日提交的美国临时专利申请No.63/136,245的 优先权，该申请的整体通过引用并入本文。

技术领域

本申请涉及用于低噪声反馈环路的高增益相位检测器技术。

背景技术

通过高增益相位检测器(PD)技术，实现了锁相环(PLL)或相关反馈 结构的低相位噪声操作。高增益PD允许实现低检测器噪声，这通常是在低频 偏移下实现低相位噪声的关键瓶颈。

存在用于实现高增益PD功能的若干技术。示例是基于斜率的采样PD结 构，例如，参见：“A 28-nm 75-fsrms Analog Fractional-N Sampling PLL With a Highly LinearDTC Incorporating Background DTC Gain Calibration and Reference Clock DutyCycle Correction,”Wanghua Wu et al,2019。另一个示例是 利用Up/Dn定时窗口的有限时间范围的Up/Down电阻器-电容器(RC)充电 电路，例如参见：“A Low Area,Switched-Resistor Based Fractional-N Synthesizer Applied to a MEMS-Based ProgrammableOscillator Phase detector,”Michael H. Perrott,et al,2010。基于斜率的采样PD结构提供高增益，但由于斜率将通常 会受到PT变化的影响而承受该增益的工艺和温度(PT)敏感性。Up/Dn RC 充电电路提供了通常对PT变化具有稳健性的增益，但通常比基于斜率的结构 更受电源电压的限制。这两种方法都对电源噪声敏感。

发明内容

在所描述的示例中，具有高BW的PLL模拟环路滤波器结构包括无源前 馈路径，该无源前馈路径AC耦接到包含运算放大器电路的(有损)积分路径。 有损积分路径利用由相位检测器馈送给运算放大器的具有相反增益极性的反 相增益和非反相增益以减小电源噪声和运算放大器噪声的影响。在一些示例 中，利用控制电阻器或电流开关的频率检测器来加强该结构以便实现初始锁 相。可使用宽范围的相位检测器，包括高增益PD和基于异或的PD。

在一些所描述的示例中，利用数字到时间转换器来减小来自除法器的德 尔塔-西格马颤动的量化误差以便避免由于高增益PD的非线性引起的噪声折 叠。

附图说明

图1是示例锁相环(PLL)的框图。

图2是图1的PLL的示例噪声模型。

图3-图5是图2的噪声模型的相位噪声水平(dBc/Hz)相对于偏移频率 (f)的曲线图。

图6A是现有技术的相位检测器和环路滤波器的示意图并且图6B是其时 序图。

图7A是另一个现有技术的相位检测器的示意图并且图7B是其时序图。

图8A是另一个现有技术的相位检测器的示意图并且图8B是其时序图。