[实用新型]LPDDR降容电路及具有该电路的装置

说明书

本实用新型公开了一种LPDDR降容电路及具有其的装置，LPDDR降容电路包括SOC控制芯片、第一LPDDR芯片和第二LPDDR芯片；其中，SOC控制芯片、第一LPDDR芯片和第二LPDDR芯片均为32位的芯片，且都具有双通道；第二A通道的功能正常，第二B通道的功能异常；第三B通道的功能正常，第三A通道的功能异常；第一A通道与第二A通道连接，第一LPDDR芯片的16位数据线分别与SOC控制芯片的DQ0‑DQ15引脚一一对应连接；第一B通道与第三B通道连接，第二LPDDR芯片的16位数据线分别与SOC控制芯片的DQ16‑DQ31引脚一一对应连接。根据本实用新型的LPDDR降容电路，能够将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片连接起来，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费。

技术领域

本实用新型涉及存储器芯片技术领域，尤其是涉及一种LPDDR降容电路及具有该电路的装置。

背景技术

LPDDR(Low Power Double Data Rate SDRAM，低功耗随机存储器)芯片，是美国JEDEC固态技术协会(JEDEC Solid State Technology Association)面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动式电子产品。

LPDDR4和LPDDR5芯片为了做到单颗封装芯片容量大，通常会在封装内采用多个die(晶粒)封装的结构，如两个die封装、四个die封装、甚至是八个die封装等。由于LPDDR4/5芯片所采用的wafer(晶圆)有一定的不良率，所以采用多个die封装的芯片，必定会有一定比例的不良品，但是其中可能只有一颗die是不良品，而造成整个封装芯片不能使用。对于LPDDR4/532位存储器芯片而言，一般都是双通道，分别为A通道和B通道，当某个die不良导致芯片的其中一个通道发生问题不能正常使用时，便会使得整个芯片为不良品。因此，为了提高LPDDR4/5的利用率，需要将这些只有单个通道不能正常使用的芯片重新利用起来，从而减少资源浪费，降低整体成本。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出了一种LPDDR降容电路，能够将只有一个通道异常的LPDDR芯片重新利用起来，减少资源浪费。

本实用新型还提出了一种具有上述电路的LPDDR降容装置。

第一方面，根据本实用新型实施例的LPDDR降容电路，包括：SOC控制芯片，为32位的芯片，且具有第一A通道和第一B通道两个通道；第一LPDDR芯片，为32位的芯片，且具有第二A通道和第二B通道两个通道，所述第二A通道的功能正常，所述第二B通道的功能异常，所述第二A通道与所述第一A通道电性连接，所述第一LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ0-DQ15引脚一一对应连接；第二LPDDR芯片，为32位的芯片，且具有第三A通道和第三B通道两个通道，所述第三B通道的功能正常，所述第三A通道的功能异常，所述第三B通道与所述第一B通道电性连接，所述第二LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ16-DQ31引脚一一对应连接。

根据本实用新型实施例的LPDDR降容电路，至少具有如下有益效果：能够将那些经过实际测试后发现只有一个通道无法正常使用的LPDDR芯片重新利用起来，将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片连接起来，组成新的电路，通过使这两个LPDDR芯片分别降低一半容量的方式，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费，提升了LPDDR芯片的利用率，降低了整体的生产成本。

根据本实用新型的一些实施例，还包括PCB电路板，所述SOC控制芯片、所述第一LPDDR芯片及所述第二LPDDR芯片均设于所述PCB电路板上。

根据本实用新型的一些实施例，所述第一LPDDR芯片与所述第二LPDDR芯片相对设置于所述PCB电路板的两个面上。