[发明专利]一种三维存储器件、制造方法及存储器系统

说明书

本申请实施例公开了一种三维存储器件、制造方法及存储器系统，所述方法包括：提供基底；基底包括衬底、位于衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口；对所述顶部选择栅极切口进行填充以形成顶部选择栅极切线；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构，并与所述第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。

技术领域

本申请涉及半导体技术领域，尤其涉及一种三维存储器件、制造方法及存储器系统。

背景技术

在目前的3D NAND结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度，栅极分为底部选择栅极、中部选择栅极以及顶部选择栅极(Top Select Gate，TSG)三部分，通常在指存储区设置有顶部选择栅极切线(Top Select Gate Cut，TSG Cut)，以将指存储区的顶部选择栅极分隔成两部分，在顶部选择栅极切线下方设置有虚设沟道结构(Dummy Channel Hole，DCH)。由于顶部选择栅极切线形成于虚设沟道结构之上会造成沟道结构位置的浪费，最终导致存储密度的明显下降，而如何进一步提高存储密度是亟待解决的问题。

发明内容

有鉴于此，本申请的主要目的在于提供一种三维存储器件、制造方法及存储器系统。

为达到上述目的，本申请的技术方案是这样实现的：

本申请实施例提供一种三维存储器件的制造方法，所述方法包括：

提供基底；所述基底包括衬底、位于所述衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；

形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口；

对所述顶部选择栅极切口进行填充以形成顶部选择栅极切线；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构，并与所述第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。

上述方案中，所述形成顶部选择栅极切口的步骤包括：

对顶部选择栅极层及第一沟道结构进行刻蚀以去除所述第一沟道结构位于所述顶部选择栅极层的存储器层和部分沟道层，形成多个第一切口；

通过所述第一切口去除所述第一沟道结构位于所述顶部选择栅极层的沟道层以形成多个所述顶部选择栅极切口。

上述方案中，所述第一切口的内径大于位于不同所述存储区中且相邻的沟道结构之间的距离。

上述方案中，所述形成顶部选择栅极切口的步骤包括：

对位于第一沟道结构之间的顶部选择栅极层进行刻蚀以形成多个第一切口；

通过所述第一切口去除所述第一沟道结构位于所述顶部选择栅极层的存储器层和沟道层以形成多个所述顶部选择栅极切口。

上述方案中，所述第一切口的内径大于相邻的第一沟道结构之间的距离，且小于相邻的第一沟道结构的沟道氧化物之间的距离。

上述方案中，所述顶部选择栅极切线在平行于所述衬底的第一方向上延伸；所述顶部选择栅极切线在平行于所述衬底的第二方向上间隔分布；其中，所述第一方向与所述第二方向相互垂直。

上述方案中，相邻所述顶部选择栅极切线之间的沟道结构的排数相同。