[发明专利]一种可实现多种神经网络中卷积计算的方法及硬件结构

说明书

本发明提供了一种可实现多种神经网络中卷积计算的方法及硬件结构，通过分析各种神经网络中卷积运算过程，提取卷积运算过程中涉及到的卷积计算变化方式的共性特征，将共性特征进行参数化处理，利用硬件结构解析配置处理后的参数，实现对不同卷积算法的解析。本发明所述的可实现多种神经网络中卷积计算的方法及硬件结构通过抽象多种卷积神经网络计算过程，将网络的变化编写成硬件可解析的寄存器指令，通过主控CPU感知神经网络计算单元的计算状态，主控CPU实时配置卷积神经网络计算单元所需要的权重数据，特征图数据，配置寄存器等配置信息，这样的硬件结构可实现对多种卷积神经网络计算的有效支持，快速兼容且计算效率不受影响。

技术领域

本发明属于交换芯片延时性能测试技术领域，尤其是涉及一种可实现多种神经网络中卷积计算的方法及硬件结构。

背景技术

目前，在CNN(卷积神经网络)的推理加速网络硬件设计中，在设计中主要有以下几个设计方向，轻量化硬件设计，低功耗的硬件设计，稀疏网络硬件设计，存算一体硬件设计，大算力硬件设计等方向，每种硬件设计方式都有着不同的应用场景，由于卷积神经网络的计算过程，硬件结构针对某一个网络相对固定，但想要设计一种相对通用的硬件环境，以支持多种卷积神经网络结构，变得相对迫切，应用CPU，GPU等传统可编程处理器可以实现快速迭代，但CPU计算效率低，GPU能耗大，部署花费高；应用ASIC等专用器件实现网络相对固定，应用场景受限。

因此开发一种介于ASIC与CPU，GPU各种特性之间，能够实现卷积神经网络计算的硬件平台变得十分必要。

目前，人工智能神经网络推理设备的芯片层出不穷，但应用场景相对固化，内部结构单一；当进行网络迁移，网络修改时，由于芯片内部结构固化，无法进行有效的硬件适配，因此传统CNN(卷积神经网路)芯片硬件适配性比较差。

现有卷积神经网路硬件结构的缺点有以下几点:

1.硬件环境几乎定制化，对网络升级，网络变化的场景支持性较差；

2.算法更新，场景变化后，硬件迭代周期较长，且成本高，流片风险较大；

3.传统CPU计算效率低；

4.GPU能效比低，部署费用巨大.

发明内容

有鉴于此，为克服上述缺陷，本发明旨在提出一种可实现多种神经网络中卷积计算的方法及硬件结构。

为达到上述目的，本发明的技术方案是这样实现的：

本发明一方面提供了一种可实现多种神经网络中卷积计算的方法，通过分析各种神经网络中卷积运算过程，提取卷积运算过程中涉及到的卷积计算变化方式的共性特征，将共性特征进行参数化处理，利用硬件结构解析配置处理后的参数，实现对不同卷积算法的解析。

进一步的，共性特征包括卷积、激活、池化、全连接计算过程。

进一步的，神经网络卷积运算公式如下：

其中，v_k为卷积计算结果，x_i为输入神经元，w_ki为卷积核，b_k为线性偏置；

神经网络激活函数运算公式如下：

其中，y_k为激活结果；

神经网络池化运算过程为相邻元素取平均值或相邻元素取最大值；

全连接运算与卷积运算公式相同。