[发明专利]一种基于非对称双核MCU设计的芯片架构及其实现方法

权利要求书

1.一种基于非对称双核MCU设计的芯片架构，其特征在于，包括：

第一CPU、第二CPU以及总线矩阵，两个CPU之间通过邮箱或者自旋锁机制进行通信，每个CPU配置有一组ROM，分别用于存储第一CPU和第二CPU的启动代码，所述芯片架构还包括两组RAM和两组eFlash，每一组RAM和eFlash分别通过总线矩阵与第一CPU、第二CPU连接，用于使得两个CPU之间交叉和同时访问，并通过若干eFuse比特位配置来关断某个CPU对某组RAM或者eFlash的访问权限；

其中，在总线矩阵定义有两个decode模块，分别为decodeA和decodeB，其中，第一CPU通过decodeA调用各个RAM、eFlash，第二CPU通过decodeB调用各个RAM、eFlash。

2.一种基于非对称双核MCU设计的芯片架构的实现方法，其特征在于，该方法应用于如权利要求1所述的一种基于非对称双核MCU设计的芯片架构进行软硬件结合实现，该方法包括：

基于芯片架构，设计一个自举管脚和一组eFuse比特位，用于选择主控CPU和协控CPU；其中，当eFuse比特位CPU_SEL_EF[1:0]均未被烧写时，在上电初始化时通过CPU_SEL的值设置第一CPU或第二CPU为系统主控CPU，在上电完成之后，主控CPU通过软件配置系统寄存器CPU_CLKEN启动协控CPU的时钟，并由系统寄存器CPU_SWRSTN释放协控CPU的复位，系统寄存器PC_INIT[31:0]设置协控CPU的PC起始地址；

使用一组eFuse比特位，打开或者关断主控和协控CPU对RAM或者eFlash组的访问通路；

设计若干个使得两个CPU可以同时访问的特殊系统寄存器位SPIN_LOCK，以实现精准的类自旋锁操作；其中，若两个CPU同时读取SPIN_LOCK寄存器，假设第一CPU读到0并且该读操作导致SPIN_LOCK置位，则第二CPU只能读取到1，此时可确认第一CPU抢到自旋锁，开始执行第一CPU的任务，期间第二CPU一直处于轮询状态，直到第一CPU的任务完成并且写入0释放SPIN_LOCK寄存器，第二CPU才能读取到0后抢到自旋锁，开始执行第二CPU的任务；其中，可以根据芯片规格需要设计SPIN_LOCK寄存器的个数；

将需要面向用户保密的算法和相关IP驱动程序命名为ATH_PROGRAM，将ATH_PROGRAM运行在协控CPU上，使用主控CPU来处理中断和其他的系统任务，并对主控CPU和协控CPU进行资源分配；

在完成资源分配后，分别进行主控CPU和协控CPU对应的固件开发，并将主控CPU和协控CPU的固件对应烧入两组eFlash中进行联合调试、量产、编程。

3.根据权利要求2所述的方法，其特征在于：

当eFuse比特位CPU_SEL_EF[1]被烧写为高电平时，则由CPU_SEL_EF[0]的值来决定第一CPU或第二CPU为系统主控CPU，并且永久固化该设置。

4.根据权利要求2所述的方法，其特征在于，所述使用一组eFuse比特位，打开或者关断主控和协控CPU对RAM或者eFlash组的访问通路，包括：

当eFuse比特位未被烧写为高电平时，两个CPU可以访问相应RAM或者eFlash组，反之其访问通路被永久关断；

根据芯片规格需要设计两个CPU对RAM或者eFlash组的访问通路上对应的eFuse比特位开关电路。

5.根据权利要求2所述的方法，其特征在于，所述对主控CPU和协控CPU进行资源分配，包括：

对主控CPU和协控CPU进行资源分配包括：将第二CPU设置为主控CPU，第一CPU设置为协控CPU，将ATH_PROGRAM运行在第一CPU上，使用第二CPU来处理中断和其他的系统任务。