[发明专利]半导体结构

说明书

一种半导体结构，涉及一种用于在全绕式栅极晶体管结构中制造埋藏层以抑制接面漏电的方法。在一些实施例中，方法包括在基板上形成掺杂的外延层、在外延层上形成交替的第一及第二纳米片层的堆叠及图案化堆叠及外延层以形成鳍片结构。方法包括在鳍片结构上形成牺牲栅极结构、移除鳍片结构未被牺牲栅极结构覆盖的部分、以及蚀刻部分第一纳米片层。此外，方法包括在第一纳米片层的蚀刻部分上形成间隔物结构及在邻接第二纳米片层的外延层上形成源极/漏极外延结构。方法还包括移除牺牲栅极结构、移除第一纳米片层及形成栅极结构在第二纳米片层周围。

技术领域

本发明实施例涉及一种半导体结构，尤其涉及一种具有晶体管隔离结构的半导体结构。

背景技术

鳍基场效晶体管(fin-based field effect transistors,finFETs)中的源极/漏极区从鳍片结构的侧表面及从鳍片结构形成于其上的半导体基板的顶表面成长。在操作期间，可在源极/漏极区及半导体基板之间形成漏电流路径。漏电流会降低finFET的性能。

发明内容

本发明实施例提供一种半导体结构，包括：基板；外延层，成长于基板上，其中外延层包括能隙高于本质硅的能隙；及晶体管结构，位于外延层上。

本发明实施例提供一种半导体结构，包括：基板；第一外延层，成长在基板上，其中第一外延层包括第一掺质；第一晶体管结构，位于第一外延层上，其中第一晶体管结构包括具有与第一掺质的类型相反的第二掺质的源极/漏极(source/drain,S/D)外延结构；第二外延层，成长在基板上，其中第二外延层包括能隙高于本质硅的能隙；及第二晶体管结构，位于第二外延层上，其中第二晶体管结构包括具有第三掺质的源极/漏极外延结构。

本发明实施例提供一种半导体结构的形成方法，包括：形成外延层在基板上，其中外延层包括掺质；形成交替的第一纳米片层及第二纳米片层的堆叠在外延层上；图案化堆叠及外延层，以形成鳍片结构；形成牺牲栅极结构在鳍片结构上；移除鳍片结构未被牺牲栅极结构所覆盖的部分；蚀刻第一纳米片层的部分；形成间隔物结构在第一纳米片层的蚀刻部分上；形成源极/漏极(source/drain,S/D)外延结构在邻接第二纳米片层的外延层上，其中S/D外延结构包括与外延层的类型相反的掺质；移除牺牲栅极结构；移除第一纳米片层；及形成栅极结构在第二纳米片层周围。

附图说明

本公开的面向从以下详细描述中配合附图可最好地被理解。

图1为根据一些实施例，形成在设置于基板上的埋藏层上的全绕式栅极纳米片FETs的剖面图。

图2为根据一些实施例，形成在基板上的全绕式栅极纳米片FETs的剖面图。

图3A及图3B为根据一些实施例，用于在设置于基板上的埋藏层上制造全绕式栅极纳米片FETs的方法的流程图。图4及图5为根据一些实施例，在设置于基板上的埋藏层上制造全绕式栅极纳米片FETs期间的中间结构的剖面图。

图6为根据一些实施例，在设置于基板上的埋藏层上制造全绕式栅极纳米片FETs期间的中间结构的等角视图。

图7至图12为根据一些实施例，在设置于基板上的埋藏层上制造全绕式栅极纳米片FETs期间的中间结构的剖面图。

图13A至图13D为根据一些实施例，在基板上具有不同类型的埋藏层的n型及p型全绕式栅极纳米片FETs的剖面图。

附图标记如下：

100:GAA-FETs

105:GAA-FETs

110:埋藏层

110a:埋藏层

110b:埋藏层

110c:埋藏层