[发明专利]一种适用于前端读出电路的自触发峰值保持电路

说明书

本发明属于一种自触发峰值保持电路，为解决现有采样保持电路不能在峰值处进行采样保持，精度较低，电路稳定性较差，以及电路操作复杂的技术问题。提供一种适用于前端读出电路的自触发峰值保持电路，与现有结构相比还包括缓冲器A2、开关M3，开关M3一端接地，另一端与缓冲器A2的同相输入端相连，开关M3由外部控制信号控制开合，采样保持电容C_h远离负电源电压VSS的一端和所述传输门的输出端均与缓冲器A2的同相输入端相连，缓冲器A2的输出端与比较器B的反相输入端和缓冲器A2的反相输入端相连，缓冲器A2的输出端为保持电路的输出电压。

技术领域

本发明属于一种自触发峰值保持电路，具体涉及一种适用于前端读出电路的自触发峰值保持电路。

背景技术

前端读出电路中的采样保持电路其主要作用是对输入模拟信号电平的最大值进行采样并保持。采样最大值的准确性对前端读出电路的精度有很大影响。

如授权公告号为CN103346758B的中国发明专利“前端读出电路中的自触发峰值保持电路”，提出了如图1所示的一种采样保持电路，主要由缓冲器A1、比较器B、传输门、反相器INV1、RC延迟单元01和采样保持电容C_h组成，输入信号V_in由缓冲器A1的同相输入端输入，使用RC延迟单元01进行延迟，由于MOS管与电容在流片过程中具有一定的误差，会改变延迟时间，从而不能在峰值处进行采样保持，降低了电路的精度。同时，延迟时间随机改变会使电路发生判断失误，从而降低了电路的稳定性。且由于采样保持模块在使用过程中需要对RC延迟单元01中的MOS电阻进行调整，进而增加了电路操作的复杂性。

发明内容

本发明为解决现有采样保持电路不能在峰值处进行采样保持，电路精度较低，电路稳定性较差，以及电路操作复杂的技术问题，提供一种适用于前端读出电路的自触发峰值保持电路。

为达到上述目的，本发明采用以下技术方案予以实现：

一种适用于前端读出电路的自触发峰值保持电路，包括缓冲器A1、比较器B、传输门、反相器INV和采样保持电容C_h；所述缓冲器A1的同相输入端用于连接外部输入Vin，缓冲器A1的反相输入端与其输出端连接，同时连接比较器B的同相输入端；缓冲器A1的输出端连接传输门的输入端，传输门的输出端与采样保持电容C_h的一端相连；比较器B的输出端连接传输门的一个控制端，以及反相器INV的输入端，所述反相器INV的输出端连接传输门的另一控制端；

其特殊之处在于，还包括缓冲器A2、开关M3；

所述开关M3一端接地，另一端与缓冲器A2的同相输入端相连，开关M3由外部控制信号控制开合；

所述采样保持电容C_h与传输门输出端相连的一端和所述传输门的输出端均与缓冲器A2的同相输入端相连，采样保持电容C_h的另一端接负电源电压VSS；

所述缓冲器A2的输出端与其反相输入端连接，并与比较器B的反相输入端相连，缓冲器A2的输出端输出保持电路的输出电压。

进一步地，所述开关M3为PMOS管；

所述开关M3的源端接地，栅端连接外部控制信号，漏端与缓冲器A2的同相输入端相连；

开关M3为采样保持电容C_h上电荷的快速泄放开关，当输入信号V_in低于预期值时，促使外部控制信号为低电平，电路不对此输入信号V_in进行采样保持，从而实现对输入信号V_in筛选的目的，提高电路处理信号的效率。

进一步地，所述开关M3由外部时间通道输出的控制信号控制开合。

进一步地，所述开关M3由外部时间通道中模拟展宽器输出的控制信号控制开合。