[发明专利]一种CPU休眠唤醒系统及方法

说明书

本发明提供了一种CPU休眠唤醒系统及方法，系统包括功耗控制模块、时钟管理模块和复位管理模块，所述功耗控制模块用于控制降低芯片功耗，所述时钟管理模块用于实现时钟选择、分频以及使能过程；所述复位管理模块用于实现模拟模块的上电复位和异常复位过程。使用本发明可以使数字电路设计进出CPU休眠状态时，大大的减小了对sram、dram，flash，外围的模拟器件等做周密的负载排查和合理的规划开关的时间和难度，工作量大大减小，避免易出错等问题。

技术领域

本发明涉及芯片电路设计技术领域，尤其涉及一种CPU休眠唤醒系统及方法。

背景技术

现有的安全芯片由于应用市场的需求对功耗的要求越来越严苛。要求具有低功耗设计，正常工作时电流小于30mA，进入休眠时电流小于100uA。

稳压电路由于受面积和低功耗的限制驱动能力变小，往往只有20mA到30mA的驱动能力，同时为了满足芯片的低功耗需求，就有了典型的负载电流响应阶跃图。典型的负载电流响应阶跃要求。当负载电流逐渐增大且电流较大时，每次的增量尽可能不要超过当前值的2倍。当负载电流逐渐减小且电流较大时，每次的减小量尽可能不要超过当前值的60％。每次阶跃变化后，系统应该保证稳定时间：＞8us。

这就要求芯片数字电路设计具有低功耗设计，在启动低功耗进入休眠状态时，此时只有KHz级的低频时钟工作，几十MHz到几百MHz级的主时钟关闭，同时要满足负载电流响应阶跃图，一级级的降低负载。已达到休眠时芯片电流只有几十微安的要求。从休眠模式唤醒到工作模式时，要严格按照负载电流响应阶跃图，一级级的增加负载，如图1所示。所以稳压电路的驱动能力和负载阶跃存在矛盾。

当主时钟开启时数字电路的时钟一下从KHz级一下跳变到几十MHz或者几百MHz，这样会使芯片的负载电流有一个大的阶跃，一般为十几毫安到二十几毫安不等，这样就很难满足稳压电路的要求。

面对这样的情况，数字电路设计者就需要对sram、dram，flash，外围的模拟器件等做周密的负载排查和合理的规划开关的时间和顺序，工作量大容易出错，不易满足需求。这个过程不好控制易造成芯片无法唤醒正常工作，或者出现芯片异常。特别是在工艺一致性不好的时候会造成芯片的良率大幅度下降。造成巨大损失。

发明内容

本发明的目的在于提供一种CPU休眠唤醒系统及方法，从而解决现有技术中存在的前述问题。

为了实现上述目的，本发明采用的技术方案如下：

一种CPU休眠唤醒系统，包括功耗控制模块、时钟管理模块和复位管理模块，所述功耗控制模块用于控制降低芯片功耗，所述时钟管理模块用于实现时钟选择、分频以及使能过程；所述复位管理模块用于实现模拟模块的上电复位和异常复位过程。

优选的，所述功耗控制模块上连接有电压调节器和带隙基准源以及模拟模块，所述时钟管理模块上连接有高频OSC时钟源和低频OSC时钟源。

优选的，所述模拟模块包括VD/FD/TD/GD/LD/FP/Active shield。

本发明的另一个目的在于提供了一种CPU休眠唤醒方法，基于所述的CPU休眠唤醒系统，包括以下步骤：

S1，采用功耗控制模块控制VR模块、BGR模块退出低功耗模式，同时开启模拟模块；

S2，采用时钟管理模块开启高速OSC时钟源，然后再逐步开启数字模块；

S3，最后采用时钟管理模块开启高速OSC时钟源门控过程，按照16分频-8分频-4分频-2分频-不分频过程，从而唤醒CPU休眠。

优选的，步骤S3中具体包括：S31，使用16分频，打开高速OSC主时钟，稳定一定时间后，切换到8分频，再次稳定一段时间；