[发明专利]半导体器件及其制造方法

说明书

本发明提供一种制造能够改善相邻单元之间的字线干扰的半导体器件的方法。根据本发明，半导体器件包括：器件隔离层，其在衬底上限定多个有源区并且包括第一区域和第二区域，多个有源区在第一方向上通过具有第一间距的第一区域和具有第二间距的第二区域隔开，第二间距大于第一间距；栅沟槽，其在第一方向上延伸以穿过有源区以及器件隔离层的第一区域和第二区域；以及掩埋字线，其对栅沟槽进行间隙填充，其中，设置在栅沟槽下方的器件隔离层的第一区域由第一绝缘层形成，以及其中，设置在栅沟槽下方的器件隔离层的第二区域由第一绝缘层和第二绝缘层的堆叠结构形成。

相关申请的交叉引用

本申请要求于2021年10月28日提交的申请号为10-2021-0145646的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及半导体器件及其制造方法，并且更具体地，涉及包括掩埋栅极的半导体器件及其制造方法。

背景技术

为了提高半导体器件的集成度，正在研究具有字线掩埋在衬底中的结构的半导体器件。

发明内容

本发明实施例提供一种制造能够改善相邻单元之间的字线干扰的半导体器件的方法。

根据本发明实施例的半导体器件包括：器件隔离层，其在衬底上限定多个有源区并且包括第一区域和第二区域，多个有源区在第一方向上通过具有第一间距的第一区域和具有第二间距的第二区域隔开，第二间距大于第一间距；栅沟槽，其在第一方向上延伸以穿过有源区以及器件隔离层的第一区域和第二区域；以及掩埋字线，其对栅沟槽进行间隙填充，其中，设置在栅沟槽下方的器件隔离层的第一区域由第一绝缘层形成，以及其中，设置在栅沟槽下方的器件隔离层的第二区域由第一绝缘层和第二绝缘层的堆叠结构形成。

根据本发明实施例的制造半导体器件的方法包括：形成器件隔离层，该器件隔离层在衬底上限定多个有源区并且包括第一区域和第二区域，多个有源区在第一方向上通过具有第一间距的第一区域和具有第二间距的第二区域隔开，第二间距大于第一间距；形成栅沟槽，该栅沟槽在第一方向上延伸以穿过有源区以及器件隔离层的第一区域和第二区域；以及形成掩埋字线，该掩埋字线对栅沟槽进行间隙填充，其中，设置在栅沟槽下方的器件隔离层的第一区域由第一绝缘层形成，以及其中，设置在栅沟槽下方的器件隔离层的第二区域由第一绝缘层和第二绝缘层的堆叠结构形成。

根据本发明实施例的半导体器件包括：多个有源区，在衬底中沿着第一方向布置并通过器件隔离层的交替的第一区域和第二区域隔开；以及掩埋字线，其在第一方向上延伸并穿过多个有源区以及器件隔离层的第一区域和第二区域，其中，器件隔离层的第一区域由第一绝缘层形成，以及器件隔离层的第二区域由第一绝缘层和第二绝缘层的堆叠结构形成。

本发明通过改善相邻单元之间的字线干扰而具有改善半导体器件的可靠性的效果。

附图说明

图1是根据本发明实施例的半导体器件的平面图。

图2A和图2B是示出根据本发明实施例的半导体器件的截面图。

图3和图4是示出根据本发明实施例的半导体器件的截面图。

图5A至图5H是示出根据本发明实施例的制造半导体器件的方法的截面图。

图6A至图6D是示出制造图3所示半导体器件的方法的截面图。

图7A至图7E是示出制造图4所示半导体器件的方法的截面图。

具体实施方式

在本文描述的各个实施例将参考作为本发明示意图的截面图、平面图以及框图来描述。因此，附图的结构可以因制造公差而被修改。本发明的各个实施例不局限于在附图中示出的特定结构，而可以包括根据制造工艺产生的任何结构的改变。而且，通过示意图在附图中示出的任何区域和区域的形状旨在示出各种元件的区域结构的特定示例，并且并不旨在限制本发明的范围。