[发明专利]一种相位锁定方法、装置、设备及存储介质

说明书

本申请公开了一种相位锁定方法、装置、设备及存储介质，其中，所述方法包括：获取所述数字锁相环的输入信号和反馈信号的相位差；在确定所述相位差大于相位差阈值的情况下，基于所述相位差调整所述反馈信号的相位值，以减少所述输入信号和所述反馈信号的相位差；基于所述相位差补偿所述数字锁相环的输出信号，以实现相位锁定。

技术领域

本申请实施例涉及电子技术领域，涉及但不限于一种相位锁定方法、装置、设备及存储介质。

背景技术

在时分双工(Time Division Duplex，TDD)系统通信设备中，4G/5G室内基带处理单元(Building Base band Unit，BBU)设备需要连接全球定位系统(Global PositioningSystem，GPS)等时钟源进行时间同步，以保障系统的上下行时隙对齐。

在使用GPS等时钟源产生的1秒脉冲(PulsePerSecond，PPS)同步信号的情况下，通常会使用数字锁相环(Digital Phase-Locked Loop，DPLL)进行频率锁定，以产生单板需要的时钟频点、相位去抖和相位锁定。这里，DPLL是用数字信号处理技术和数字电路构成的锁相环路。

在使用DPLL进行相位锁定的情况下，由于DPLL中的数字控制振荡器(NumericallyControlled Oscillator，NCO)自由震荡产生初始1PPS信号或源丢较长时间无1PPS信号，和信号源输入的1PPS会存在很大的相位差，使得DPLL锁定时间很长(环路滤波器的带宽通常至少得小于鉴相器频率的1/20，跟踪1PPS，环路滤波器的带宽不能大于50mH，环路带宽小跟踪慢)。这样，无法满足用户对DPLL输出时钟的使用需求。

现有技术中在DPLL输入端输入信号为1PPS信号上升沿作为复位信号，对DPLL的输出信号和反馈信号同时复位，这样实现输出信号与输入信号的1PPS相位对齐，但复位期间，输出端没有1PPS输出，存在丢秒的问题。

发明内容

有鉴于此，本申请实施例提供一种相位锁定方法、装置、设备及存储介质。

本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种相位锁定方法，所述方法包括：获取所述数字锁相环的输入信号和反馈信号的相位差；在确定所述相位差大于相位差阈值的情况下，基于所述相位差调整所述反馈信号的相位值，以减少所述输入信号和所述反馈信号的相位差；基于所述相位差补偿所述数字锁相环的输出信号，以实现相位锁定。

第二方面，本申请实施例提供一种相位锁定装置，所述装置包括：获取模块，用于获取所述数字锁相环的输入信号和反馈信号的相位差；第一调整模块，用于在确定所述相位差大于相位差阈值的情况下，基于所述相位差调整所述反馈信号的相位值，以减少所述输入信号和所述反馈信号的相位差；补偿模块，用于基于所述相位差补偿所述数字锁相环的输出信号，以实现相位锁定。

第三方面，本申请实施例提供一种电子设备，包括存储器和处理器，所述存储器存储有可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述方法。

第四方面，本申请实施例提供一种存储介质，存储有可执行指令，用于引起处理器执行时，实现上述方法。

本申请实施例中，首先获取所述数字锁相环的输入信号和反馈信号的相位差；然后在确定所述相位差大于相位差阈值的情况下，基于所述相位差调整所述反馈信号的相位值，以减少所述输入信号和所述反馈信号的相位差；基于所述相位差补偿所述数字锁相环的输出信号，以实现相位锁定。这样，在确定相位差大于相位差阈值的情况下，可以基于输入信号与反馈信号的相位差实现在数字域直接补偿相位差，快速锁定相位。

附图说明

图1为本申请实施例提供的一种DPLL架构的示意图；

图2为本申请实施例提供的一种相位锁定方法的实现流程示意图；