[发明专利]一种数据加/解密方法、装置、系统及介质

权利要求书

1.一种数据加/解密方法，其特征在于，应用于CPU侧，包括：

获取待处理数据；

根据加密算法配置信息判断所述待处理数据对应于加密任务或是解密任务；其中，所述加密算法配置信息预先由CPU生成，并下发至FPGA加速器；

若对应于加密任务，则对所述待处理数据进行数据处理，并根据预设的DMA传输描述符启动DMA同时读写操作，以便于把进行数据处理后的所述待处理数据发送给所述FPGA加速器的同时，接收所述FPGA加速器返回的结果数据以作为加密数据；

若对应于解密任务，则根据预设的DMA传输描述符启动DMA同时读写操作，以便于将所述待处理数据发送给所述FPGA加速器的同时，接收所述FPGA加速器返回的所述结果数据，并对所述结果数据进行数据处理，以获得解密数据。

2.根据权利要求1所述的数据加/解密方法，其特征在于，所述CPU和所述FPGA加速器通过PCIe高速数据接口进行数据通信。

3.根据权利要求1所述的数据加/解密方法，其特征在于，还包括：

将包含多个密钥的密钥库发送至所述FPGA加速器，且每一所述密钥对应唯一的密钥ID号。

4.一种数据加/解密方法，其特征在于，应用于FPGA加速器侧，包括：

根据加密算法配置信息判断本次任务为加密任务或是解密任务；其中，所述加密配置信息为由CPU预先生成并下发；

若为加密任务，则响应所述CPU发起的DMA同时读写操作，以便于接收由所述CPU预先进行数据处理后的待处理数据，根据所述加密算法配置信息对所述待处理数据进行相应的加密操作，并同时将结果数据发送至所述CPU；

若为解密任务，则响应所述CPU发起的DMA同时读写操作，以便于接收所述待处理数据，根据所述加密算法配置信息对所述待处理数据进行相应的解密操作，并同时将所述结果数据发送至所述CPU，以使所述CPU对所述结果数据进行数据处理从而获得解密数据。

5.根据权利要求4所述的数据加/解密方法，其特征在于，所述加密算法配置信息包括密钥ID号，对应的，根据所述加密算法配置信息对所述待处理数据进行相应的加密/解密操作包括：

根据所述密钥ID号，从预设的密钥库中确定对应的密钥，根据所述密钥对所述待处理数据进行相应的加密/解密操作。

6.根据权利要求4所述的数据加/解密方法，其特征在于，还包括：

当加密任务或解密任务结束后，发送中断信号至所述CPU。

7.一种数据加/解密装置，其特征在于，应用于CPU侧，包括：

获取模块，用于获取待处理数据；

判断模块，用于根据加密算法配置信息判断所述待处理数据对应于加密任务或是解密任务；其中，所述加密算法配置信息预先由CPU生成，并下发至FPGA加速器；

加密处理模块，用于若对应于加密任务，则对所述待处理数据进行数据处理，并根据预设的DMA传输描述符启动DMA同时读写操作，以便于把进行数据处理后的所述待处理数据发送给所述FPGA加速器的同时，接收所述FPGA加速器返回的结果数据以作为加密数据；

解密处理模块，用于若对应于解密任务，则根据预设的DMA传输描述符启动DMA同时读写操作，以便于将所述待处理数据发送给所述FPGA加速器的同时，接收所述FPGA加速器返回的所述结果数据，并对所述结果数据进行数据处理，以获得解密数据。