[发明专利]一种数据加/解密方法、装置、系统及介质

说明书

本申请公开了一种数据加/解密方法、装置、系统及其介质，涉及信息安全技术领域，用于对数据进行加/解密，针对目前进行数据加/解密时全部交由FPGA加速器实现会影响加/解密效率的问题，提供了一种数据加/解密方法，将数据处理过程交由CPU实现，将数据加/解密过程交由FPGA加速器实现，从而充分发挥CPU和FPGA加速器各自的优势，提高数据加/解密的效率。另外，还通过配置DMA传输描述符以启动DMA同时读写操作，使得CPU和FPGA加速器之间同时发送、接收数据，且中间无需额外的缓存介质，提高了数据传输效率，数据传输效率也不会受到缓存性能的限制，进一步保证数据加/解密的效率。

技术领域

本申请涉及信息安全技术领域，特别是涉及一种数据加/解密方法、装置、系统及介质。

背景技术

随着大数据、云计算、第五代移动通信技术(5th Generation MobileCommunication Technology，5G)等技术的快速发展、信息化水平的持续提升，各行各业对信息化的依赖程度日益提高。因此，信息安全领域面临的挑战随之而来。而通常而言，加密算法的安全性和加密算法所使用的密钥长度息息相关，密钥长度的增加又会影响加密效率，所以如何提高算法的加密效率就成为本领域技术人员所关注的问题。

目前，通常使用现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)加速器来进行信息的加密/解密，中央处理器(Central Processing Unit，CPU)等处理器将明文数据通过缓存发送至FPGA加速器中，把全部数据加密/解密过程都交由FPGA加速器实现，以提高数据加密的效率。

但整个信息加密的过程复杂，包括对明文数据按照加密算法要求进行分组、当数据长度不够时填充数据位等数据处理过程，以及对数据的加密过程，解密过程同样如此，包括对数据的解密，以及对解密后的数据进行填充位的去除以及数据的合并等数据处理过程。若全部交由FPGA加速器来实现，对于FPGA加速器的要求较高，增加了FPGA加速器的结构复杂性的同时还影响FPGA加速器的运算效率。

所以，现在本领域的技术人员亟需要一种数据加/解密方法，解决目前进行数据加/解密时全部交由FPGA加速器实现会影响加/解密效率的问题。

发明内容

本申请的目的是提供一种数据加/解密方法、装置、系统及介质，解决目前进行数据加/解密时全部交由FPGA加速器实现会影响加/解密效率的问题。

为解决上述技术问题，本申请提供一种数据加/解密方法，应用于CPU侧，包括：

获取待处理数据；

根据加密算法配置信息判断待处理数据对应于加密任务或是解密任务；其中，加密算法配置信息预先由CPU生成，并下发至FPGA加速器；

若对应于加密任务，则对待处理数据进行数据处理，并根据预设的DMA传输描述符启动DMA同时读写操作，以便于把进行数据处理后的待处理数据发送给FPGA加速器的同时，接收FPGA加速器返回的结果数据以作为加密数据；

若对应于解密任务，则根据预设的DMA传输描述符启动DMA同时读写操作，以便于将待处理数据发送给FPGA加速器的同时，接收FPGA加速器返回的结果数据，并对结果数据进行数据处理，以获得解密数据。

优选地，CPU和FPGA加速器通过PCIe高速数据接口进行数据通信。

优选地，还包括：

将包含多个密钥的密钥库发送至FPGA加速器，且每一密钥对应唯一的密钥ID号。

为解决上述技术问题，本申请还提供一种数据加/解密方法，应用于FPGA加速器侧，包括：

根据加密算法配置信息判断本次任务为加密任务或是解密任务；其中，加密配置信息为由CPU预先生成并下发；