[发明专利]半导体器件及其制造方法

说明书

制造半导体器件的方法包括在衬底上方交替堆叠第一半导体层和第二半导体层，将第一半导体层和第二半导体层图案化为鳍结构，横跨鳍结构形成介电层，以及去除鳍结构的第一半导体层，从而在鳍结构的第二半导体层之间形成间隙。该方法还包括沉积第一金属层以包裹第二半导体层，从而在介电层的相对侧壁之间形成空隙，使第一金属层凹进，在凹进的第一金属层上方形成阻挡层，从而覆盖空隙，以及在阻挡层上方沉积第二金属层。本发明的实施例还涉及半导体器件。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演化过程中，功能密度(即每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。

最近，为了通过增加栅极-沟道耦接、减小截止状态电流和减小短沟道效应(SCE)来努力改进栅极控制，已经引入了多栅极半导体器件。已经引入的一种这样的多栅极半导体器件是全环栅晶体管(GAA)。GAA器件得名于栅极结构，该栅极结构在沟道区域周围延伸，在四侧上提供对沟道区域的访问，这允许沟道区域中更充分的耗尽，并且由于更陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)而产生更小的短沟道效应。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时积极按比例缩小。GAA器件以堆叠沟道构件的形式提供沟道区域。然而，在沟道构件周围制造GAA部件的集成可能具有挑战性。虽然目前的方法在许多方面已经令人满意，但是随着晶体管尺寸不断按比例缩小到亚10纳米技术节点，仍然需要进一步改进GAA器件。

发明内容

根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在衬底上方交替堆叠第一半导体层和第二半导体层；将第一半导体层和第二半导体层图案化为鳍结构；横跨鳍结构形成介电层；去除鳍结构的第一半导体层，从而在鳍结构的第二半导体层之间形成间隙；沉积第一金属层以包裹第二半导体层的周围，其中，在介电层的相对侧壁之间形成空隙；使第一金属层凹进；在凹进的第一金属层上方形成阻挡层，从而覆盖空隙；以及在阻挡层上方沉积第二金属层。

根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包括：形成悬置在衬底之上的垂直堆叠的沟道构件；形成邻接沟道构件的相对端部的应变材料；沉积包裹沟道构件的周围的功函金属层，其中，在沉积功函金属层之后，沟道构件之间的间隙缩小，但是仍然保留；部分地去除功函金属层；在功函金属层上形成阻挡层，其中，阻挡层密封阻挡层下方的间隙；以及在阻挡层上沉积金属填充层。

根据本申请的又一个实施例，提供了一种半导体器件，包括：半导体沟道构件，垂直地堆叠在衬底上方；栅极堆叠件，包裹半导体沟道构件的周围，其中，栅极堆叠件包括第一金属层、第二金属层、夹在第一金属层和第二金属层之间的阻挡层、以及堆叠在第一金属层和阻挡层之间的空隙；源极/漏极(S/D)外延部件，与半导体沟道构件接触；绝缘层，介于源极/漏极外延部件和栅极堆叠件之间；以及栅极间隔件，设置在栅极堆叠件的侧壁上，其中，第一金属层在栅极间隔件的顶面的下面。

本申请的实施例涉及多栅极半导体器件及其制造方法。

附图说明

当结合附图阅读时，从以下详细描述可以最佳理解本公开。应该强调，根据工业中的标准实践，各种部件未按比例绘制，并且仅用于说明的目的。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15示出了根据本公开的一个或多个方面的在制造工艺期间的半导体结构的立体图。