[发明专利]寄存器、运算单元、芯片、计算设备

说明书

本发明提供一种寄存器。包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号输入端，用于输入一时钟信号；一控制信号输入端，用于输入一控制信号；一数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；一反馈单元，电性连接在所述输出端与所述节点之间；一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述数据传输单元及所述反馈单元；其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。可以将动态电路的工作状态转变为静态电路保持数据，也可以减小动态功耗。

技术领域

本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的寄存器、运算单元、芯片及计算设备。

背景技术

动态寄存器或静态寄存器在大规模计算设备中应用非常广泛，可作为数字信号的暂存。现有动态寄存器中，所传输的数据通常暂存在构成锁存单元的晶体管所产生的寄生电容中。但是，由于运算频率逐渐提高，动态寄存器中的动态节点存在最小的刷新时间，才能保证正常的工作。因为动态节点需要刷新数据，不能保存，所以存在较大的使用限制，需要工作在较高的频率，待机或者低频时不能使用。而静态寄存器的功耗较动态寄存器大一倍左右。

因此，如何能够实现寄存器在动态和静态工作状态之间转换，并有效降低寄存器的动态功耗实为需要解决的问题。

发明内容

为了解决上述问题，本发明提供一种寄存器，能够实现寄存器在动态和静态之间转换，并有效降低寄存器的动态功耗。

为了实现上述目的，本发明提供一种寄存器，包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号输入端，用于输入一时钟信号；一控制信号输入端，用于输入一控制信号；一数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；一反馈单元，电性连接在所述输出端与所述节点之间；一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述数据传输单元及所述反馈单元；其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。

如上所述的寄存器，其中，所述控制信号致能时，所述状态控制单元打开所述反馈单元，所述寄存器处于所述静态工作状态；所述控制信号禁能时，所述状态控制单元关闭所述反馈单元，所述寄存器处于所述动态工作状态。

如上所述的寄存器，其中，所述状态控制单元包括：一第一时钟脉冲产生单元，用于根据所述时钟信号产生一第一时钟脉冲以及一第二时钟脉冲，且所述第一时钟脉冲与所述第二时钟脉冲之间反相。

如上所述的寄存器，其中，所述状态控制单元包括：一第二时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第三时钟脉冲以及一第四时钟脉冲，且所述第三时钟脉冲与所述第四时钟脉冲之间反相。

如上所述的寄存器，其中，所述第一时钟脉冲产生单元包括一缓冲器。

如上所述的寄存器，其中，所述第一时钟脉冲产生单元包括一反相器。

如上所述的寄存器，其中，所述第二时钟脉冲产生单元进一步包括：一或非门，具有一第一输入端、一第二输入端及一输出端，所述或非门的第一输入端电性连接至所述时钟信号，所述或非门的第二输入端电性连接至所述控制信号；一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述或非门的输出端；其中，所述或非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。

如上所述的寄存器，其中，所述第二时钟脉冲产生单元进一步包括：一与非门，具有一第一输入端、一第二输入端及一输出端，所述与非门的第一输入端电性连接至所述时钟信号，所述与非门的第二输入端电性连接至所述控制信号；一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述与非门的输出端；其中，所述与非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。