[发明专利]数据缓冲电路的布局结构

说明书

本公开提供一种数据缓冲电路的布局结构，数据缓冲电路包括第一放大电路模块、第二放大电路模块以及均衡决策电路模块；第一放大电路模块的输出端与第二放大电路模块的输入端通过第一组信号线连接；均衡决策电路模块的调节输出端与第一组信号线连接，用于调节第一组信号线上的电压；第一放大电路模块的输出端、第二放大电路模块的输入端、均衡决策电路模块的调节输出端以及第一组信号线同层布置。本公开实施例可以降低小信号线的信号线负载。

技术领域

本公开涉及集成电路设计技术领域，具体而言，涉及一种数据缓冲电路的布局结构。

背景技术

在高速电路版图设计中，信号线的负载是重要的考量因素之一，负载较小的信号线眼图较宽，信号传输质量较好，这一点对高速电路来说至关重要。在DRAM的版图设计中，数据缓冲电路(Data Interbuffer)是数据输入输出的通道，是用来接收外部数据和读取内部数据的重要接口，因此其信号线的负载即信号质量影响到整个DRAM的数据读取效果和数据写入效果。

在DDR4电路中，数据缓冲电路包括相连的第一放大电路模块、第二放大电路模块和用于调节第二放大电路模块的输入信号的均衡决策电路模块。基于模块划分，通常将同一个模块的元件集中设置，最后通过接触结构(contact)和过孔(Via)将各电路模块的信号引到金属层，进行金属层布线。由于接触结构的电阻较大，对于一些用于传输小信号的小信号线来说，会导致这些小信号线的电阻电容参数(RC)较大，在信号传输速度不是很快的条件下，上述布局结构可以满足信号眼图要求，但是对LPDDR5等高速传输电路，上述布局结构的小信号传播质量就不够理想。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种数据缓冲电路的布局结构，用于至少在一定程度上克服高速电路中小信号线负载过大、无法满足信号质量要求的问题。

根据本公开的一个方面，提供一种数据缓冲电路的布局结构，所述数据缓冲电路包括第一放大电路模块、第二放大电路模块以及均衡决策电路模块；所述第一放大电路模块的输出端与所述第二放大电路模块的输入端通过第一组信号线连接；所述均衡决策电路模块的调节输出端与所述第一组信号线连接，用于调节所述第一组信号线上的电压；所述第一放大电路模块的所述输出端、所述第二放大电路模块的所述输入端、所述均衡决策电路模块的所述调节输出端以及所述第一组信号线同层布置。

在本公开的一种示例性实施例中，所述第一放大电路模块包括比较单元和第一复位单元，所述比较单元通过第二组信号线与所述第一复位单元连接；所述第二组信号线与所述第一组信号线同层布置。

在本公开的一种示例性实施例中，所述第二组信号线包括第一导线和第二导线；所述比较单元包括第一P型晶体管和第二P型晶体管；所述第一复位单元包括第一N型晶体管和第二N型晶体管；所述第一P型晶体管的漏极端子通过第一导线与所述第一N型晶体管的漏极端子电连接；所述第二P型晶体管的漏极端子通过第二导线与所述第二N型晶体管的漏极端子电连接；所述第一P型晶体管的漏极端子、所述第二P型晶体管的漏极端子、所述第一N型晶体管的漏极端子、所述第二N型晶体管漏极端子、所述第一导线和所述第二导线同层布置。

在本公开的一种示例性实施例中，所述均衡决策电路模块包括第一判决反馈单元和第二判决反馈单元；所述调节输出端包括与第一判决反馈单元的输出相连的第一调节输出端和与所述第二判决反馈单元的输出相连的第二调节输出端；所述第一组信号线包括第一子信号线和第二子信号线，所述第一子信号线与所述第一导线连接，所述第二子信号线与所述第二导线连接；所述第一调节输出端通过第三导线与所述第一子信号线电连接，所述第二调节输出端通过第四导线与所述第二子信号线电连接；所述第一调节输出端、所述第二调节输出端、所述第三导线、所述第四导线与所述第一组信号线同层布置。