[发明专利]一种占空比调节器

说明书

本发明涉及一种占空比调节器，包括：占空比预调节PRE_DCA电路，所述PRE_DCA电路设置在延时锁相环DLL电路中，并且被配置用于缩短输入信号的高电平部分；以及占空比调节DCA电路，所述DCA电路设置在所述DLL电路中并耦合到所述PRE_DCA电路，并且所述DCA电路被配置用于：接收来自所述PRE_DCA电路的信号，以及进一步调节从所述PRE_DCA电路输出的信号的占空比。

技术领域

本发明涉及半导体设备领域，并且更具体地，本发明涉及一种占空比调节器。

背景技术

对于一些半导体设备，可能存在调节占空比的需求。在一些情况下可能只希望调节下降沿，而上升沿保持不变。

例如，作为示例，对于DDR5而言，可以根据JEDEC(固态电子协会)JESD79-5A规范标准的第4.41章节对双向数据控制引脚(DQS)内部时钟占空比进行调节。然而，占空比调节可能会影响tDQSCK时序，这是不期望看到的。

发明内容

本发明涉及一种占空比调节器，包括：占空比预调节PRE_DCA电路，所述PRE_DCA电路设置在延时锁相环DLL电路中，并且被配置用于缩短输入信号的高电平部分；以及占空比调节DCA电路，所述DCA电路设置在所述DLL电路中并耦合到所述PRE_DCA电路，并且所述DCA电路被配置用于：接收来自所述PRE_DCA电路的信号，以及进一步调节从所述PRE_DCA电路输出的信号的占空比。

如上所述的占空比调节器，所述输入信号为脉冲信号，其中，所述PRE_DCA电路被配置用于缩短所述输入信号的高电平部分包括：通过使所述脉冲信号的上升沿延时来缩短所述脉冲信号的高电平部分，其中所述DLL电路在锁定之后使得经延时的上升沿重新与所述DLL电路的时钟信号的上升沿对齐。

如上所述的占空比调节器，所述DCA电路被配置用于进一步调节从所述PRE_DCA电路输出的信号的占空比包括：调节从所述PRE_DCA电路输出的信号的下降沿。

如上所述的占空比调节器，所述DCA电路在所述DLL电路锁定后调节从所述PRE_DCA电路输出的信号的下降沿。

如上所述的占空比调节器，所述PRE_DCA电路和所述DCA电路设置在所述DLL电路中的MMIC电路之后。

如上所述的占空比调节器，所述占空比调节器包括用于DDR5单相双向数据控制引脚DQS内部时钟的占空比调节器。

如上所述的占空比调节器，所述PRE_DCA电路包括反相器、延时部件、与非门，所述DCA电路包括反相器、延时部件、或非门，延时部件被配置用于执行正延时或负延时。

如上所述的占空比调节器，在所述PRE_DCA电路中：所述与非门的第一输入是原始输入脉冲，第二输入是经过所述PRE_DCA电路的延时部件的脉冲；在所述DCA电路中：所述或非门的第一输入是来自所述PRE_DCA电路的脉冲，第二输入是来自所述PRE_DCA的并且经过所述DCA电路的延时部件的脉冲。

如上所述的占空比调节器，所述PRE_DCA电路的延时部件包括14个延时单元，所述PRE_DCA电路被配置用于：通过启用14个延时单元中的7个延时单元，来将输入信号的高电平部分缩短固定的7个步，作为默认设置。

如上所述的占空比调节器，所述占空比调节器被配置用于使用模式寄存器MR43OP[2:0]来指定所述DCA电路的占空比调节的步，并使用MR43 OP[3]来指定步的正号或者负号，并且所述步包括-7至+7共14个步，其中，所述14个步通过利用并联的14个延时单元不同状态的组合来实现，每个延时单元的状态包括“1”或“0”，每个延时单元的状态“1”指示产生延时的有效状态，状态“0”指示不产生延时的无效状态。